[Doka 4]

:blink: Lattice во всю использует его в очень даже современных САПР.

 

век живи - век удивляйся!

всегда думал ,что это чисто-xilinx'овская придумка =)

[Evgeny_CD 0]

З.Ы. Вот SM вообще свой i51 на AHDL сделал.

:a14: Монстр, ничего не скажешь! Интересно, перед отдачей в производство ASIC - пришлось ведь поди на Verilog/VHDL переводить.

[iMiKE 0]

Я вот только одного не понимаю, зачем использовать матлаб (с симулинком)? Ведь можно просто взять, только не ругайте, Дизайн Лаб, а потом ОрКад? они же для этого и созданы - для моделирования аппаратуры, а Матлаб чисто научный пакет для всяких там вычисления (ну моделировать он тоже умеет, мы это знаем)?

 

Конечно, АБЕЛЬ придумала Ксилинкс! Латтис просто подогнал свою структуру под Ксилинкс, скорее всего

 

Про заказную я понял, просто не расшифровывал никогда эту аббревиатуру :-)

 

Да, только не надо ХОЛИВОРС, а тозабанят нафиг за флейм :-)

Изменено 22 июля, 2006 пользователем iMiKE

[Doka 4]

Нормальный VHDL язык, строгий. И работать на нём не сложнее, чем на VerilogHDL..

Только без holywar :).

..................

З.Ы. Вот SM вообще свой i51 на AHDL сделал. А И.Г.Каршенбоймна нём же свой процессор и MAC контроллер.

 

да я не спорю...

работать м.б. и не сложнее, а вот если осваивать с нуля, то еще не факт что проще...

просто в своё время жалею, что сразу с Верилога не начал, а пошел по "трудному" (на тот момент) пути.

на том же опенкоресе тучи процессорных ядер на VHDL .

Но ,имхо, это больше из серии: кто раньше встал, того и тапки (с) =)

 

А как верифицировалось соответствие Matlab модели и RTL?

То есть была ли использована передача параметров из Matlab в Verilog.

 

вы про то, как это сделано в матлабовском HDL Filter Designer?

в работе со студентами - никак. Задачи учебные преследовали немного другие цели. Всё сразу дать физически не успеваешь.

Сам для генерации вх.стимулов юзаю м-скрипты (с симулинком не дружу - ну не нравится мне рисовать , раз, и то, что от меня сокрыты начинки блоков , два) - просто пишу в файл из м-скрипта, а верилоговский тестбенч всасывает этот файл (приходится дело иметь в основном с ЦОС).

 

 

ЗЫ: какие holywar ??. о чем вы?.. мы тут вообще об ABELе беседу ведем =)

[Doka 4]

З.Ы. Вот SM вообще свой i51 на AHDL сделал.

:a14: Монстр, ничего не скажешь! Интересно, перед отдачей в производство ASIC - пришлось ведь поди на Verilog/VHDL переводить.

 

ну, на AHDL , как я понял, из-за макетирования на плис от альтеры.

переводить наверное полюбому пришлось, если тока синтезарор AHDL не располагает возможностями генерить нетлист из библиотек примитивов, отличных от альтеровских =)

 

Я вот только одного не понимаю, зачем использовать матлаб (с симулинком)? Ведь можно просто взять, только не ругайте, Дизайн Лаб, а потом ОрКад? они же для этого и созданы - для моделирования аппаратуры, а Матлаб чисто научный пакет для всяких там вычисления (ну моделировать он тоже умеет, мы это знаем)?

 

самое смешное: ни дизайн-лаба ни оркада не знаю =)

а вот матлаб - самое оно.

в предпоследней версии (7й) появились такие средства как Filter HDL Designer - "простым движением руки брюки превращаются..." (с)

фильтр расчитанный в матлабе и исследованный на эффекты квантования можно конвертнуть сразу в VHDL/Verilog RTL-описание. (пусть неоптимальное, но, опять же, в тех учебных задачах - это пригодилось )

+ есть такой toolbox, как линк с ModelSim: как оно работает и как его использовать не знаю, но сам факт - знаковый.

.

.

да и потом - моделируется-то не аппратура, а алгоритм (железо в моделсиме проще моделировать)

а матлаб для этого - имхо, идеальный инструмент, тут тебе и мощная поддержка квантованных чисел и движок символьной математики ( в работе пригодился и он) и еще много вкусностей, на какие тока хватит фантазии разработчика =)

.

ЗЫ: и вообще матлаб - мой основной инструмент в написании канд.диссертации, а она несколько перекликается с темой плис. (см. пост http://electronix.ru/forum/index.php?showtopic=18166 )

Изменено 22 июля, 2006 пользователем Doka

[iMiKE 0]

Вот теперь всё встало на свои места, про Матлаб ясно :-)

Ничего сложного в Абеле нет, можешь сам открыть любой пакет и посмотреть что к чему, обычный Си-подобный (!) МАКРОЯЗЫК :-)

 

И не следует путать AHDL с ABELем, первый это АльтерраХДЛ, то есть никак не Абель :-) первое время я тоже путал их, но потом всё стало на свои места :-)

Изменено 22 июля, 2006 пользователем iMiKE

[dmivs 0]

ну не стебайтесь..

Я и не стебусь. Первый раз про такой язык услышал здесь :blink:

Слышал про всякие чуды типа AHDL или Confluence, а вот про ABEL не приходилось

я , например, с VHDL, к которому щас абсолютно не питаю тёплых чувств :-/

У меня обратная ситуация.

Освоил Verilog, сделал пару больших проектов и появилась мысль что надо переходить на VHDL

1) Верилог перспективнее

2) это в каком же смысле VHDL шире поддерживается?!!?!?! кем???

Любопытное мнение.

Спросим Google:

about 3,930,000 for Verilog

about 6,430,000 for VHDL

С информацией по языкам ясно

 

Теперь спросим американских работодателей (monster.com):

VHDL Jobs 381

Verilog Jobs 411

Российских (job.ws):

VHDL: Найдено: 12

Verilog: Найдено: 8

А теперь европейских (jobsite.co.uk):

Skills: vhdl 72 matches.

Skills: verilog 25 matches.

 

Итог: В России/Европе популярнее VHDL (намного), в Штатах Verilog (ненамного)

Что и подтверждает данные из других источников

Изменено 22 июля, 2006 пользователем dmivs

[Golikov 0]

какой ужас.. бедные студенты... Сугубо имхо: лучше давать один Язык (напр. Верилог), чем устраивать из нового курса - "галопом по Европам"... что будет знать специалист после окончания ВУЗа? чуть-чуть обо всём?..

ничего кроме каши в голове студента такой mixed-курс не прибавляет. опять же, ИМХО

 

 

Вот всегда меня такое мнение радовало:)...

Да вообще язык не имеет смысла, имеет смысл подход!

Я помню у нас был курс ООП, и на нем пришел очень пафосный чел, который взял прозрачки на которых был переписан учебник по С++. И молча их демонстрировал, клал ее на проект, потом убирал и клал следующую. И я вам скажу от того, что он выбрал один язык, а не 10 легче не стало. А потом я столкнулся с ребятами из CQG, которые мне за пол часа на пальцах, вообще без привязки к языку объяснили смысл ООП, и поверьте прогресс за эти пол часа был в разы больше чем за семестр того курса;).

 

Какая будет специальность у человека которому без "галопом по Европам" рассказали допустим Верилог (хотя не понимаю почему вы в него так вцепились...). Это очень мощный специалист по написанию кода на верилоге, а когда через 2 года прогресс сапров в этой области шагнет как в свое время шагнули железные компиляторы, и задвинули ассемблер, всех этих специалистов отправят на отдых. Не слишком ли жалкая роль в жизни?

 

Если мне дадут выбор ленивый профик по верилогу, или просто смышленый чел без знания языка, я выберу второго, да в принципе так и сделал, но зато теперь он пишет и под контроллеры, и под ДСП, и под плисы. И я уверен, что и другие средства освоит, а просто верилогер бы решил все задачи за пол года и стал бы обузой, у нас еще пока в стране мало фирм размером с Микрософт, которые позволяют держать большой отдел чистых верилогеров.

 

 

ну не факт. в симулинке они преимущественно с использованием стандартных триггеров и счетчиков ваяли. т.е. фактически трудность-то была перевода из схемного базиса - в HDL.

и схемотехника и цифровые устройства были им прочитаны. а моделирование - на тех же ц.устройствах - рисование эпюр напряжения на входах и выходах и, затем, на лабах получение практических эпюр, совпадающих с теоретическими - чем не моделирование? :)

 

 

Ну тогда уж извините очень просится оценка вашей консультативной помощи, если последний, вами направляемый этап и вызвал основные трудности...

 

Я программист, переход на ПЛИС потребовал 2 дня усвоения правил игры, теперь совершенствуюсь…

 

 

довольно интересная штука - образно выражаясь: прежде чем наваять RTL пишется SIM для пока несуществующего RTL =)

 

 

Смысл не написания теста до написания модуля. А написания модуля с полной системой самотестирования, что оказывает эффект в будущем при редевелопе, когда модуль сам проверить правомерность модификаций, и ненарушаемость логики своей работы.

 

Для устранения ошибок первого издания существуют другие методы программирования... ПСП например...

 

 

MAC контроллер.

 

MAC - это плохо! потому это плохой аргумент в пользу АХДЛ. А вообще поддерживаю не язык делает разработчика!

 

З.Ы. Вот SM вообще свой i51 на AHDL сделал. А И.Г.Каршенбоймна нём же свой

 

простите за невежество, никак не могу расшифровать что есть

SM и их продукт i51?

[Doka 4]

Я и не стебусь. Первый раз про такой язык услышал здесь :blink:

Слышал про всякие чуды типа AHDL или Confluence, а вот про ABEL не приходилось

век живи - век удивляйся =)

 

У меня обратная ситуация.

Освоил Verilog, сделал пару больших проектов и появилась мысль что надо переходить на VHDL

у каждого человека собственное вИдение эффективной стратегии ведения проекта и самого писания и отладки кода - возможно каждый выбирает язык "под себя".

мне не понравился жуткий формализм VHDL и недоделки самого языка. (коаторые, насколько я знаю, не были устранены в посл-х версиях)

 

Любопытное мнение.

Спросим Google:

about 3,930,000 for Verilog

about 6,430,000 for VHDL

С информацией по языкам ясно

 

Теперь спросим американских работодателей (monster.com):

VHDL Jobs 381

Verilog Jobs 411

Российских (job.ws):

VHDL: Найдено: 12

Verilog: Найдено: 8

А теперь европейских (jobsite.co.uk):

Skills: vhdl 72 matches.

Skills: verilog 25 matches.

 

Итог: В России/Европе популярнее VHDL (намного), в Штатах Verilog (ненамного)

Что и подтверждает данные из других источников

.

один нюанс: VHDL существует и развивается с 1983г. этим статистика гугления и объясняется.

+ поддержка (в т.ч. и финансовая) со стороны Министерства обороны США.

а по российским - просто ничтожно малая выборка.

.

могу назвать одно реальное преимущество VHDL:

Знание "только VHDL" (по ср. со знанием "только верилога") является плюсом, поскольку ,имхо, переход VHDL-to-Verilog более лёгок, чем обратный.

[iMiKE 0]

Наконец-то добрался домой, вот вам обещанные особенности языка ABEL: (выдержка из защиты)

• Может использоваться для описания поведения системы в различных формах, включая:

  логические выражения

  таблицы истинности

  диаграммы состояний, используя C-подобные конструкции

• Компилятор ABELя позволяет симулировать и реализовывать разработки в виде PLD, такие как PAL, CPLD и FPGA

• Язык ABEL не позволяет моделировать задержки

• Язык низкого уровня, в отличие от тех же VHDL и Verilog

• Возможность описания параллельных процессов

• Поддержка языка в программных продуктах лидера в области производства ПЛИС – фирмы Xilinx

• Наличие уникальных языковых конструкций, делающих разработку цифровой аппаратуры ещё проще и приятнее:

  TRUTH_TABLE

  STATE_DIAGRAM

  TEST_VECTORS

  .Dot Extensions

  Директивы @ALTERNATE, @RADIX, @STANDART и др.

  Наборы

Пафосно, очень пафосно, но тем не менее, всё это сущая правда :-)

 

А вот знание и умение писать на большинстве применяемых в настоящее время языков? По-моему, это НЕОСПОРИМЫЙ плюс при устройстве на работу :-)

Изменено 22 июля, 2006 пользователем iMiKE

[Doka 4]

...

Да вообще язык не имеет смысла, имеет смысл подход!

Я помню у нас был курс ООП, и на нем пришел очень пафосный чел, который взял прозрачки на которых был переписан учебник по С++. И молча их демонстрировал, клал ее на проект, потом убирал и клал следующую. И я вам скажу от того, что он выбрал один язык, а не 10 легче не стало. А потом я столкнулся с ребятами из CQG, которые мне за пол часа на пальцах, вообще без привязки к языку объяснили смысл ООП, и поверьте прогресс за эти пол часа был в разы больше чем за семестр того курса;).

 

Какая будет специальность у человека которому без "галопом по Европам" рассказали допустим Верилог (хотя не понимаю почему вы в него так вцепились...). Это очень мощный специалист по написанию кода на верилоге, а когда через 2 года прогресс сапров в этой области шагнет как в свое время шагнули железные компиляторы, и задвинули ассемблер, всех этих специалистов отправят на отдых. Не слишком ли жалкая роль в жизни?

 

это уж вы теперь простите мое невежество, но что есть CQG ???

2 года?!.. имхо, у верилогу обеспечен гораздо дольший жизненный цикл..

а насчет примера с ассемблерами:

хорошая метафора.. вот и AHDL, и ABEL я сравнил как раз бы с ассемблерами.. которые работают на низком уровне в пределах одного вендора кристаллов программируемой логики.

.

Если мне дадут выбор ленивый профик по верилогу, или просто смышленый чел без знания языка, я выберу второго, да в принципе так и сделал, но зато теперь он пишет и под контроллеры, и под ДСП, и под плисы. И я уверен, что и другие средства освоит, а просто верилогер бы решил все задачи за пол года и стал бы обузой, у нас еще пока в стране мало фирм размером с Микрософт, которые позволяют держать большой отдел чистых верилогеров.

ну это у нас распространено:и швец, и жнец, и на дуде игрец..

самому приходится как волчок вертеться: от матлаба до ПиКада и поиска компонентов.

..от самого разработчика зависит многое, но от правильного выбора инструментов зависит , имхо, не меньшее.

 

Ну тогда уж извините очень просится оценка вашей консультативной помощи, если последний, вами направляемый этап и вызвал основные трудности...

я курировал все этапы : "от и до.."

согласитесь: обучение - это процесс, в котором учавствуют две стороны...

консультант не всегда может обеспечить надобный результат, когда к его услугам прибегают ха считанные дни до защиты.

 

Смысл не написания теста до написания модуля. А написания модуля с полной системой самотестирования, что оказывает эффект в будущем при редевелопе, когда модуль сам проверить правомерность модификаций, и ненарушаемость логики своей работы.

 

Для устранения ошибок первого издания существуют другие методы программирования... ПСП например...

пока не могу тут ничего сказать: вот прочту пару книжек по TDD (и по HW-верификации), переосмыслю... тогда..=)

 

простите за невежество, никак не могу расшифровать что есть

SM и их продукт i51?

 

не ИХ, а ЕГО =)

SM - Sergey Markov, мега-монстр в вопросах ASIC-проектирования, ЦОС и всё что с этим связано :a14:

о его версии 8051 здесь: http://www.venus.ru/news.php?id=67&arc=0&sct=1

следующая версия, над которой сейчас ведется работа, будет содержать и аналоговую часть на том же кристалле - кодеки, etc...

Изменено 22 июля, 2006 пользователем Doka

[iMiKE 0]

Одна из частей классификации языков:

 

Уровень языка___________|_____Языки программирования____| Языки проектирования ЦА

-------------------------------------------------------------------------------------------------------------------------------------

Приборно (машинно)-_____|_ Языки ассемблера:_____________|

ориентированные языки___|____Простой ассемблер__________|___PLDASM

_______________________|____Макроассемблеp____________|___ABEL, AHDL

 

вот такая схемка, все правильно сказал, не только ты, но и все остальные проводят именно такую классификацию :-)

Изменено 22 июля, 2006 пользователем iMiKE

[CaPpuCcino 0]

может завести отдельную ветку(подфорум) для бакалавров?

вообще-то, ребята, для любителей поговорить сразу обо всём есть подфорум FREE TALKS или чат

[iMiKE 0]

Для затравки - вот код автомата Мура на ABELe, ну-ка, кто догадается что это такое? :-)

 

module Moore 

Declarations
"input and output signals
X, CLOCK, RST PIN; 
Z PIN istype 'com'; 
Q2, Q1, Q0 PIN istype 'reg'; 

"Регистр состояний 
SREG = [Q2,Q1,Q0]; 
S0 = [0,0,0]; 
S1 = [0,0,1]; 
S2 = [0,1,0]; 
S3 = [0,1,1]; 
S4 = [1,0,0];

Equations
"клок
[Q2,Q1,Q0].AR = RST; 
[Q2,Q1,Q0].CLK = CLOCK;

"Диаграмма состояний
STATE_DIAGRAM SREG 
STATE S0: Z=0; 
IF X THEN S1 ELSE S0; 
STATE S1: Z=0; 
IF X THEN S1 ELSE S2; 
STATE S2: Z=0; 
IF X THEN S3 ELSE S0; 
STATE S3: Z=0; 
IF X THEN S4 ELSE S2; 
STATE S4: Z=1; 
IF X THEN S1 ELSE S2; 
end Moore

[Golikov 0]

может завести отдельную ветку(подфорум) для бакалавров?

вообще-то, ребята, для любителей поговорить сразу обо всём есть подфорум FREE TALKS или чат

 

 

Хороший ответ:). Думаю это хорошая идея:)...

 

 

 

CQG - как раз в яндексе то найти легко, програмерская фирма такая...