[vladec 10]

Для моделирования нужно странслировать код из Верилога в VHDL.

Где можно найти такую утилиту?

[Kopart 0]

Для моделирования нужно странслировать код из Верилога в VHDL.

Где можно найти такую утилиту?

 

Есть поиск (и здесь тоже!). Уже обсуждались такие программы (вроде как минимум три).

 

Одна из них (вообщем-то жизнеспособная) завется X-HDL.

[sheac12 0]

Будьте очень осторожны с теми. Некоторые из них изменят синтаксис и таким образом изменят поведение вашего кодекса. Лучше всего перевести вручную

 

Почему не только компания моделирует с Моделсим?

[Yura Gritsay 0]

Будьте очень осторожны с теми. Некоторые из них изменят синтаксис и таким образом изменят поведение вашего кодекса. Лучше всего перевести вручную

100 % правда! Недавно сам такое пробовал толку ноль!

[gab 0]

Программа называется XHDL (есть на ftp). Т.к. не люблю VHDL, часто пользуюсь конвертацией в Verilog. Но причёсывание требуется. Почти всегда.

[sheac12 0]

X-HDL одобрено, однако, вы будете неподвижная потребность сделать некоторые коррекции синтаксиса, настолько becareful. Вы все еще более лучшие с чо-imitirovat6