[Tue 0]

Подскажите, можно ли в 7ом семействе XILINX (Artix7, Kintex7) на одной микросхеме (например XC7A15T FGG484) одновременно реализовать PCIe x1 и Ethernet 1G ? У этой микросхемы 4 GTP трансивера. Позволяет ли использовать один из них для одного протокола (PCIe), а другой для другого (Eth) ? В свое время у ALTERA (Intel) на Cyclone 4GX этого нельзя было делать, может быть и на 5ом (неуверен)

[Flood 12]

40 minutes ago, Tue said:

Подскажите, можно ли в 7ом семействе XILINX (Artix7, Kintex7) на одной микросхеме (например XC7A15T FGG484) одновременно реализовать PCIe x1 и Ethernet 1G ? У этой микросхемы 4 GTP трансивера. Позволяет ли использовать один из них для одного протокола (PCIe), а другой для другого (Eth) ? В свое время у ALTERA (Intel) на Cyclone 4GX этого нельзя было делать, может быть и на 5ом (неуверен)

Проблем быть не должно, но потребуется завести два разных рефклока в этот единственный квад. Там как раз два входа, так что все должно получиться.

[makc 192]

50 минут назад, Tue сказал:

Подскажите, можно ли в 7ом семействе XILINX (Artix7, Kintex7) на одной микросхеме (например XC7A15T FGG484) одновременно реализовать PCIe x1 и Ethernet 1G ? У этой микросхемы 4 GTP трансивера. Позволяет ли использовать один из них для одного протокола (PCIe), а другой для другого (Eth) ? В свое время у ALTERA (Intel) на Cyclone 4GX этого нельзя было делать, может быть и на 5ом (неуверен)

Можно. Делали так ещё на Spartan-6, а также на Artix-7. Но там есть нюансы при генерации ядер, т.к. на сколько я помню штатный генератор не очень умеет генерировать готовые врапперы под этот случай.

[kamil_yaminov 1]

Посмотрите референс дизайн какой-нибудь, если не изменяет память, нужно организовать правильный сброс для QPLL, которая тактирует трансиверы PCIe. Мы на это налетели: link training проходил для 2.5GT/s, а при попытке изменения скорости линка на 5GT/s LTSSM повисал в каком-то из состояний.

[Flood 12]

Если взять чип в том же корпусе, но с двумя GTP Quad, то вообще никаких проблем не ожидается, в том числе и со сбросами. В пределах одного квада да, возможны сюрпризы, но наверняка решаемые.

[Tue 0]

Если использовать ПЛИС с несколькими GTP Quad, то да, думаю не должно быть препятствий. А интересует как раз ПЛИС с одним GTP Quad и одновременная реализация разных протоколов

 

Да, в самом первом сообщение забыл написать, что PCIe хотелось бы использовать идущую в комплекте Hard IP, а не писать самому.

[ObKo 0]

Используем PCIe и 3G-SDI на одном Quad. Принцип такой - генерируются IP-core PCIe/Eth, в процессе указывается, что Quad Common должен быть не внутри корки, а в example design. Потом генерируются example designы и из них вытаскивается модули с common и скрещиваются. У Artix два полностью симметричных QPLL в кваде, поэтому проблем не должно возникнуть - разве что с арбитражем портов drp, если он используется в обоих корках. 

[BSACPLD 9]

On 3/15/2024 at 1:56 PM, Tue said:

XC7A15T

Чип слишком маленький чтобы туда сразу и Ethernet и PCIe пихать.

Один только AXI Memory Mapped To PCI Express занимает 11911 LUT и 16 BRAM.

[dxp 34]

9 часов назад, BSACPLD сказал:

Один только AXI Memory Mapped To PCI Express занимает 11911 LUT и 16 BRAM.

Сама по себе PCIe корка с AXI4-Stream портами небольшая -- там же аппаратный блок основную функциональность тащит. Насколько помню, PCIe x4 выходила в таком виде порядка 1000 лутов. А BRAM тоже зависит от заявленного размера буферов, по минимуму там было 8 или 9 штук.

[ObKo 0]

11 часов назад, BSACPLD сказал:

Чип слишком маленький чтобы туда сразу и Ethernet и PCIe пихать.

Один только AXI Memory Mapped To PCI Express занимает 11911 LUT и 16 BRAM.

Ну так, типичный xilinx - AXI MM to PCIe жирный и правильный. Для конкретной задачи можно и свой заточенный TLP написать. Сам контроллер PCIe железный и много не ест. 

[Tue 0]

On 3/15/2024 at 2:47 PM, makc said:

Можно. Делали так ещё на Spartan-6

Подскажите, а вы делали так на ПЛИС Spartan-6 с одним Tile (или GTP_DUAL) блоком или с несколькими ? Есть Spartan-6 XC6SLXT25T-2FGG484 с двумя GTP-трансиверами в одном Tile. Пытаюсь понять можно ли поднять на нем одновременно PCIe x1 + Eth1G. Пока думаю что нельзя, может я ошибаюсь. Поэтому смотрю Artix-7.

Выше коллеги пишут:  

On 3/15/2024 at 6:02 PM, ObKo said:

... Принцип такой - генерируются IP-core PCIe/Eth, в процессе указывается, что Quad Common должен быть не внутри корки, а в example design. Потом генерируются example designы и из них вытаскивается модули с common и скрещиваются. 

Спасибо, буду изучать.

[makc 192]

37 минут назад, Tue сказал:

Подскажите, а вы делали так на ПЛИС Spartan-6 с одним Tile (или GTP_DUAL) блоком или с несколькими ?

С одним, кристалл XC6SLX25T-2CSG324C больше не имеет. GTP0 был для PCIe, а GTP1 для SGMII. Два независимых тактовых сигнала: 100 МГц для PCIe с шины и 125 МГц от генератора для SGMII.

39 минут назад, Tue сказал:

Пытаюсь понять можно ли поднять на нем одновременно PCIe x1 + Eth1G. Пока думаю что нельзя, может я ошибаюсь.

Можно. Работает без проблем.