[Worldmaster 0]

Здравствуйте. Наконец то допилил все как надо. Все подключается, собирается но есть несколько вопросов по результатам.

У меня есть два генератора частоты:

 	clk160mhz: sdram_pll_clk -- генератор частоты для SDRAM и для корки
 		port map (
 			clkout => clk_160mhz, -- генерим частоту для работы sdram
 			lock => pll_lock_160,  -- флаг готовности генератора
 			clkoutp => clk_160_d22_mhz, -- смещенный сигнал для корки чтобы выровнять время установки сигналов и фазу. (пока не работает. )
 			clkin => InClock_50 -- входной сигнал в 50 мегагерц.
 		);
 	
 	clk48mhz: cam_pll_clk   -- генератор рабочей частоты для работы камеры. 48mhz
 		port map (
 			clkout => clk_48mhz, -- выходная частота
 			lock => pll_lock_48, -- сигнал готовности
 			clkin => clk_160mhz  -- входной сигнал из генератора SDRAM
 		);

Так вот после окончательной сборки вижу такой вот варнинг:

Цитата

WARN  (TA1118) : the clock "clk160mhz/rpll_inst/CLKOUT.default_gen_clk"'s frequency does not match clk48mhz/rpll_inst's param "FCLKIN = "200""

Что это значит?? Откуда 200 взялось? несколько раз перепроверял параметры которые устанавливаю в корке rPLL. Там ошибок нет. Как исправить это?

 

Далее есть такие сообщения:

Цитата

WARN  (PR1014) : Generic routing resource will be used to clock signal '\MyMIPI2/DPHY_RX_INST/HS_CLK ' by the specified constraint. And then it may lead to the excessive delay or skew

WARN  (PR1014) : Generic routing resource will be used to clock signal '\MyMIPI1/DPHY_RX_INST/HS_CLK ' by the specified constraint. And then it may lead to the excessive delay or skew

WARN  (PR1014) : Generic routing resource will be used to clock signal 'USB30_in_clk_d' by the specified constraint. And then it may lead to the excessive delay or skew

WARN  (PR1014) : Generic routing resource will be used to clock signal 'InClock_50_d' by the specified constraint. And then it may lead to the excessive delay or skew

 

USB30_in_clk_d и InClock_50_d - это входные сигналы. Один идет с моста FT601 второй с физического генератора 50Mhz. 

HS_CLK  генерирует корка MIPI_RX. 

Можно ли это вылечить и какие последствия могут быть если закрыть глаза? 

 

Далее. Как пользоваться отчетами построения?

Насколько принципиально вообще туда лазить?

Предметно меня волнует вот эта табличка:

 

откуда он узнал что Inclock_50 имеет частоту 50Mhz?? Я нигде этого не задавал.

И почему он установил USB30_in_clk = 100.

То что красным выделено это катастрофа или нет?? Как убрать красное??

 

Спасибо.

 

 

 

 

[Alex77 4]

xilinx? intel ? china ?

[_4afc_ 27]

42 minutes ago, Worldmaster said:

USB30_in_clk_d и InClock_50_d - это входные сигналы. Один идет с моста FT601 второй с физического генератора 50Mhz.

Частоты заходят не на клоковые пины в ПЛИС. Если далее заходят только на PLL - я бы игнорировал.

 

42 minutes ago, Worldmaster said:

Далее. Как пользоваться отчетами построения?

Насколько принципиально вообще туда лазить?

Предметно меня волнует вот эта табличка:

Я смотрю только Fmax. Если красный - проект не рабочий, будет глючить от фазы луны.

 

42 minutes ago, Worldmaster said:

И почему он установил USB30_in_clk = 100.

вероятно по умолчанию, пропишите в констрейнах нужное.

[Worldmaster 0]

В 28.02.2024 в 11:01, Alex77 сказал:

xilinx? intel ? china ?

Gowin IDE? GW2AR-LV18EQ144C8/I7

 

В 28.02.2024 в 11:42, _4afc_ сказал:

Если далее заходят только на PLL - я бы игнорировал.

один на PLL а USB30_in_clk_d это тактовый для взаимодействия с мостом. Силами IDE исправить нельзя?

Какие могут быть последствия?

 

В 28.02.2024 в 11:42, _4afc_ сказал:

Я смотрю только Fmax. Если красный - проект не рабочий, будет глючить от фазы луны.

Как исправить?

 

В 28.02.2024 в 11:42, _4afc_ сказал:

вероятно по умолчанию, пропишите в констрейнах нужное.

Можно скрин где это прописать?? Ковырял IDE но что то не увидел подходящей настройки.

[andrew_b 17]

28 minutes ago, Worldmaster said:

Ковырял IDE

Этого не надо. Констрейны описываются в файле sdc.

[_4afc_ 27]

39 minutes ago, Worldmaster said:

Можно скрин где это прописать?? Ковырял IDE но что то не увидел подходящей настройки.

В .sdc файле командой create_clock / create_generated_clock в зависимости от сигнала.

если текстового редактора на ПК нет - ткнуть на иконку с графиками.

[Worldmaster 0]

В 28.02.2024 в 12:57, _4afc_ сказал:

В .sdc файле командой create_clock / create_generated_clock в зависимости от сигнала.

если текстового редактора на ПК нет - ткнуть на иконку с графиками.

Нашел. Добавил.

 

Но все равно красное не уходит.

Что с этим делать то теперь?

 

 

[_4afc_ 27]

13 minutes ago, Worldmaster said:

Но все равно красное не уходит.

Что с этим делать то теперь?

Начните с простого - 160МГц, 13 уровней логики.

Варианта у вас 2:

1. понизить частоту до 40МГц
2. улучшить код использующий 160МГц, уменьшив уровни логики

[Worldmaster 0]

В 28.02.2024 в 13:30, _4afc_ сказал:

Варианта у вас 2:

1. понизить частоту до 40МГц
2. улучшить код использующий 160МГц, уменьшив уровни логики

А на что ориентироваться то? Что значит улучшить код?

160 мегагерц подается на корку для работы с SDRAM. У меня по сути даже доступа к коду то нет. Это корка шифрованная. 

CAM_CLK это тоже идет на корку MIPI RX. Что я там улучшу то? 

 

И от чего зависит то "лучшесть" кода?

 

[_4afc_ 27]

9 minutes ago, Worldmaster said:

А на что ориентироваться то? Что значит улучшить код?

Начните с мигания светодиодом, остальное пока рано...

[Worldmaster 0]

В 28.02.2024 в 14:27, _4afc_ сказал:

Начните с мигания светодиодом, остальное пока рано...

Это вы с чего решили то что рано? Какое мигание то светодиодом. У меня уже весь код готов и отлажен в моделсиме. 

Говорю же на корки идут эти частоты. Каким образом их улучшить то?

[andrew_b 17]

2 hours ago, Worldmaster said:

отлажен в моделсиме

Ваше цель не моделсим, а железо. Ваш отлаженный в моделсиме код в железо не ложится.

[Zversky 19]

2 часа назад, Worldmaster сказал:

У меня уже весь код готов и отлажен в моделсиме.

Ваш код проприетарный? Если нет, то выкладывайте целиком. Ваше сообщение

WARN  (TA1118) : the clock "clk160mhz/rpll_inst/CLKOUT.default_gen_clk"'s frequency does not match clk48mhz/rpll_inst's param "FCLKIN = "200""

я сто раз на своём коде видел, но, чтобы сказать, что не так в вашем, мне нужен ваш код, а не мой, где (мама, смотри (с)) я всё поправил. А то, что вы с предупреждениями боретесь - это очень верный подход. И да, если есть желание (или нежелание выставлять свой код публично) - пишите в ЛС (мне можете тоже не показывать, но вам я покажу свой, в котором всё (ЕМНИП) ок)

[Worldmaster 0]

В 28.02.2024 в 16:54, andrew_b сказал:

Ваше цель не моделсим, а железо. Ваш отлаженный в моделсиме код в железо не ложится.

Да я уже понял это. Но хоть бы кто нибудь намякнул что конкретно делать надо.. вроде же все профессионалы тут и не одну собаку съели на этом деле.

Ну или у меня проблемы возникают такие которые никогда в жизни ни у кого ни разы не возникали. 

 

[Maverick_ 15]

сложно что-то сказать не имея описания или понимания как Ваша схема в FPGA работает