[Jackov 1]

Спрашивал там, но там молчок. Если никто не против спрошу тут.

Кто-нибудь имел опыт работы с данной микросхемой?

У неё есть 15 вывод, называемый CRS_DV/PHYAD[1:0]. В даташите, на стр. 13 написано следующее:

Цитата

3.2.1.4 Carrier Sense/Receive Data Valid (CRS_DV)
The PHY asserts CRS_DV when the receive medium is non-idle. It is asserted asynchronously when a carrier is detected. This happens when squelch is passed in 10 Mbps mode, and when two non-contiguous 0s in 10 bits are detected in 100 Mbps mode. Loss of carrier results in the de-assertion of CRS_DV.
While carrier detection criteria are met, CRS_DV remains asserted continuously from the first recovered dibit of the frame through the final recovered dibit. It is negated before the first REF_CLK that follows the final dibit. The data on RXD[1:0] is considered valid after CRS_DV is asserted. However, because the assertion of CRS_DV is asynchronous relative to REF_CLK, the data on RXD[1:0] is 00 until receive signals are properly decoded.

Однако ближе к концу кадра, в районе контрольной суммы, наблюдаются непонятные переключения. На осциллографе и в чипскопе это выглядит вот так:

И так на каждом кадре. Аналогичный сигнал у Marvell 88e1111, например, ведёт себя абсолютно нормально.

Как это нужно истолковать? Это я чего-то не понимаю или одно из двух?

[des00 25]

ну косяк какой то, а вам зачем вообще этот сигнал,  наследие времен царя гороха? если вы все равно будете принимать кадр, искать SFD и прочее?

[Jackov 1]

20 часов назад, des00 сказал:

ну косяк какой то, а вам зачем вообще этот сигнал,  наследие времен царя гороха? если вы все равно будете принимать кадр, искать SFD и прочее?

Ваш вопрос меня, немного, вводит в замешательство. Как минимум для того чтобы определить где заканчивается кадр, чтобы знать где контрольная сумма.

Сейчас сдвинул сигнал и объединил по ИЛИ. Вроде работает.

[des00 25]

3 hours ago, Jackov said:

Ваш вопрос меня, немного, вводит в замешательство. Как минимум для того чтобы определить где заканчивается кадр, чтобы знать где контрольная сумма.

Сейчас сдвинул сигнал и объединил по ИЛИ. Вроде работает.

а блин, извините запарился, увидел Carrier Sense и не про то подумал. Тогда что-то очень странное если валид так колбасится. Он на каждом кадре так делает? 

[MobyDick 0]

Такое поведение CRS_DV описано в RMII Specification Rev. 1.2
Можно также посмотреть, например, в "AN-1405 DP83848 Single 10/100 Mb/s Ethernet Transceiver RMII Mode"

[Jackov 1]

18 часов назад, des00 сказал:

Он на каждом кадре так делает?

Да, с завидным постоянством.

 

11 часов назад, MobyDick сказал:

"AN-1405 DP83848 Single 10/100 Mb/s Ethernet Transceiver RMII Mode"

Цитата

Access Denied

You don't have permission to access "http://www.ti.com/lit/an/snla076a/snla076a.pdf" on this server.

Reference #18.3c1f1602.1698860058.eecbbcc

11 часов назад, MobyDick сказал:

Такое поведение CRS_DV описано в RMII Specification Rev. 1.2

Почитал, но так и не понял правильно ли я сделал, что сместил этот сигнал и объединил по ИЛИ?

[andrew_b 14]

7 hours ago, Jackov said:

Access Denied

TI, Intel, AD и много кто еще. Используйте VPN.

 

[Jackov 1]

Возможно последняя строчка была не замечена. Продублирую.

В 02.11.2023 в 01:32, Jackov сказал:

Почитал, но так и не понял правильно ли я сделал, что сместил этот сигнал и объединил по ИЛИ?

 

[MobyDick 0]

В 02.11.2023 в 01:32, Jackov сказал:

Почитал, но так и не понял правильно ли я сделал, что сместил этот сигнал и объединил по ИЛИ?

Можно и так, если потом отбрасывать последний дибит.
Формально нужно считать дибиты и разделять CRS_DV на CRS и RX_DV:

Цитата

... the PHY shall assert CRS_DV on cycles of REF_CLK which present the second di-bit of each nibble and deassert CRS_DV on cycles of REF_CLK which present the first di-bit of a nibble