Jackov 1 3 октября, 2023 Опубликовано 3 октября, 2023 · Жалоба Кто-нибудь имел опыт работы с данной микросхемой? У неё есть 15 вывод, называемый CRS_DV/PHYAD[1:0]. В даташите, на стр. 13 написано следующее: Цитата 3.2.1.4 Carrier Sense/Receive Data Valid (CRS_DV) The PHY asserts CRS_DV when the receive medium is non-idle. It is asserted asynchronously when a carrier is detected. This happens when squelch is passed in 10 Mbps mode, and when two non-contiguous 0s in 10 bits are detected in 100 Mbps mode. Loss of carrier results in the de-assertion of CRS_DV. While carrier detection criteria are met, CRS_DV remains asserted continuously from the first recovered dibit of the frame through the final recovered dibit. It is negated before the first REF_CLK that follows the final dibit. The data on RXD[1:0] is considered valid after CRS_DV is asserted. However, because the assertion of CRS_DV is asynchronous relative to REF_CLK, the data on RXD[1:0] is 00 until receive signals are properly decoded. Однако ближе к концу кадра, в районе контрольной суммы, наблюдаются непонятные переключения. На осциллографе и в чипскопе это выглядит вот так: И так на каждом кадре. Аналогичный сигнал у Marvell 88e1111, например, ведёт себя абсолютно нормально. Как это нужно истолковать? Это я чего-то не понимаю или одно из двух? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться