[srf55 2]

Maverick_, и такой код собирается с использованием логики. Блочная память совсем не используется.

Видимо какой-то баг синтезатора в Quartus 9.0.

[Alex77 4]

опции "синтезатора"? или атрибуты для модуля ?

[andrew_b 17]

У памяти нет сброса. Со сбросом, есстественно, собираться будет на триггерах.

 

[des00 25]

выкладывать полный проект надо и те у кого есть старый квартус посмотрят, наверное

[Maverick_ 15]

2 hours ago, srf55 said:

Maverick_, и такой код собирается с использованием логики. Блочная память совсем не используется.

Видимо какой-то баг синтезатора в Quartus 9.0.

у Вас память описана как компонент/модуль?

в проект подключается как компонент/модуль?

[Alex77 4]

xilinx смог осилить только так (без асинхронного сброса) в блочную память

always @ (posedge clock)

[tegumay 4]

завтра выложу у меня вроде память в коде была и работала.
пришлось помучаться и заработало.
если в закромах дома не найду во вторник выложу.

только у меня VHDL =/ но думаю логика такая же.
там загвоздка в синхронности/асинхронности памяти.

[Zversky 19]

Ещё на это взгляните: https://www.radiokot.ru/forum/viewtopic.php?f=60&t=140893

Приложил в скрепке на вс. случай

Форум РадиоКот • Просмотр темы - Quartus - Verilog - как задать способ синтеза RAM_.pdf

А в одном проекте, что достался мне от предшественника, есть такая строка:

(* ramstyle = "no_rw_check" *) reg [DATA_WIDTH-1:0] ram[2**ADDR_WIDTH - 1:0];

 

[andrew_b 17]

13 hours ago, Alex77 said:

xilinx смог осилить только так (без асинхронного сброса) в блочную память

Вы тему читаете или только сюда пишете? У блочной памяти нет сброса, тем более асихронного.

[tegumay 4]

Была дцать лет назад тема в тему (я брал оттуда)

 

 

[Alex77 4]

В 29.04.2023 в 08:00, andrew_b сказал:

Вы тему читаете или только сюда пишете? У блочной памяти нет сброса, тем более асихронного.

Ежу понятно... 😉

но если "сброс" сделать синхронным, то это превращается в запись "0" по выбранному адресу.

[srf55 2]

17 часов назад, tegumay сказал:

Была дцать лет назад тема в тему (я брал оттуда)

 

 

Спасибо! Действительно, тема один в один))

Выходит, что не получится на verilog написать такой модуль памяти. Придется использовать LPM.

[tegumay 4]

написать можно, но без тырканья компилятора в атрибуты похоже никак =/

[tegumay 4]

ну или написать на VHDL а потом через обертку в Verilog

[andrew_b 17]

7 hours ago, tegumay said:

ну или написать на VHDL а потом через обертку в Verilog

От языка не зависит. Оба языка позоляют написать код, идентичный по функциональности.