[fingertouch 2]

20 минут назад, lexa95 сказал:

и просто результат обрежется

Вот с этого момента я насторожился ))) А вы уверены, что правильно понимаете суть происходящего, когда используете примитив? В общем случае на входе шины 18 и 25 разрядов, на выходе - 43 (36?) результата. Которые потом дополняются нулями и идут на АЛУ/аккумулятор  48 бит. Результат никто нигде не обрезает, вы сами ловите его в нужных разрядах. Вангую, что потребление от количества значащих разрядов на входе DSP будет зависеть слабо.

Для дальнейшего обсуждения неплохо было бы конкретизировать с привязкой к архитектуре. Для 7 series Xilinx смотрите здесь https://www.xilinx.com/content/dam/xilinx/support/documents/user_guides/ug479_7Series_DSP48E1.pdf 

Для Gowin вот UG287E.pdf

[_4afc_ 25]

On 4/14/2023 at 3:38 PM, fingertouch said:

Для Gowin вот UG287E.pdf

Посмотрел по частотам собрав под GW2A-LV18PG256C8/I7:

xxx | AB_ | ABO| APBO регистры

112 | 219 | 318 | 318 MHz     (A*B) MULT18x18 

110 | 300 | 300 | 300 MHz (A*B+C*D) MULTADDALU18x18 

[fguy 5]

В 13.04.2023 в 16:35, lexa95 сказал:

На данный момент Artix-7.

Это почти дно - хуже только спартаны. Берите US+ - нанометров меньше, а кол-во дсп и частота больше, а еще лучше версаль - там есть и дсп и альтернатива - матрица процов - и частота выше (1 ГГц) и разрядность. Другой путь - оптимизация алгоритмов обработки.

[blackfin 23]

On 4/18/2023 at 8:14 PM, fguy said:

Это почти дно - хуже только спартаны.

Неужели, прямо-таки "дно" ?

 

А в DS181 пишут, что в Atrix-7 вполне приличные умножители:

[fguy 5]

14 часов назад, blackfin сказал:

А в DS181 пишут, что в Atrix-7 вполне приличные умножители:

Это если вы возьмете один умножитель в вакууме и то не факт, а в реальности на артиксе даже микроблэйз выше 100 МГц не работает, не говоря уже про бпф-ы с плавающей точкой.

[RobFPGA 28]

3 hours ago, fguy said:

Это если вы возьмете один умножитель в вакууме и то не факт, а в реальности на артиксе даже микроблэйз выше 100 МГц не работает, не говоря уже про бпф-ы с плавающей точкой.

Если дизайнить левой пяткой то и в US+  100MHz может показаться недостижимой целью ...  

[blackfin 23]

On 4/18/2023 at 8:14 PM, fguy said:

... а еще лучше версаль - там есть и дсп и альтернатива - матрица процов - и частота выше (1 ГГц) и разрядность.

Так Versal VC2802 по-прежнему сливает по частоте US+ Kintex'ам: Performance and Resource Utilization for Fast Fourier Transform v9.1

 

Уже и в новой версии Vivado Design Suite Release 2022.2:

 

VC2802 - 1024pts @ 582 MHz  (Configuration Name = ver_1lp_ctscanner)

KU11P - 1024pts @ 642 MHz  (Configuration Name = kup_1_ctscanner)

 

До 1 ГГц Versal'ю как до Луны, НЯМС.. 🙂

[fguy 5]

46 минут назад, blackfin сказал:

До 1 ГГц Versal'ю как до Луны, НЯМС.. 🙂

Я же написал - матрица процессоров - это не плисовая часть. Поэтому ее и добавили что плисовой части до гигагерца как то не светит несмотря на все усилия.

1 час назад, RobFPGA сказал:

Если дизайнить левой пяткой то и в US+  100MHz может показаться недостижимой целью ...  

Если один проект "дизайнить" целый год то работодатель может и не оценить ваши три тома рукописи с констрэйнами на каждый триггер - они ему уже будут не нужны к тому времени. Поэтому приходится делать быстро на штатных ядрах + связки на хлс. Да и плисы уже не те что 20 лет назад.

[RobFPGA 28]

6 minutes ago, fguy said:

Если один проект "дизайнить" целый год то работодатель может и не оценить ваши три тома рукописи с констрэйнами - они ему уже будут не нужны к тому времени. Поэтому приходится делать быстро на штатных ядрах + связки на хлс. Да и плисы уже не те что 20 лет назад.

Так же работодатель может не оценить если для поделки уровня Artix вы будете каждый раз требовать US+ " ... чтобы не напрягаться писать кострейны" 

Для Artix без проблем  слепить по быстрому проект на 250-300+ MHz на стандартных  корках с DSP,  почти не напрягаясь  с констрейнами  ... 

[fguy 5]

4 минуты назад, RobFPGA сказал:

Для Artix без проблем  слепить по быстрому проект на 250-300+ MHz на стандартных  корках с DSP,  почти не напрягаясь  с констрейнами  ... 

Ну слепите по быстрому не в БД на 200й артикс (-1) дсп проект с микроблэйзом, ядром ддр3 и 5ю ядрами бпф 2к с флоат что бы работало выше 100 МГц и не рассыпалось при разводке. Интересно даже какие констрэйны могут заставить разводчик не разваливать штатные ядра бпф по таймингам?

[RobFPGA 28]

10 hours ago, fguy said:

Ну слепите по быстрому не в БД на 200й артикс (-1) дсп проект с микроблэйзом, ядром ддр3 и 5ю ядрами бпф 2к с флоат что бы работало выше 100 МГц и не рассыпалось при разводке. Интересно даже какие констрэйны могут заставить разводчик не разваливать штатные ядра бпф по таймингам?

Констрейны обычные - create_pblock ..., resize_pblock ...,  LOC ... и другие  позволяющие управлять размещением и фиксацией блоков дизайна на чипе, и существенно ускоряющие сборку и  повторяемость результата оной. 

Стандартная корка FFT stream/float32 на Artix7 200-1 собирается как минимум на 250 MHz.  Это-ж какую кашу в дизайне надо намутить чтобы  и на 100 MHz оно не собиралось ...   

[des00 25]

6 hours ago, RobFPGA said:

Стандартная корка FFT stream/float32 на Artix7 200-1 собирается как минимум на 250 MHz.  Это-ж какую кашу в дизайне надо намутить чтобы  и на 100 MHz оно не собиралось ...   

Полагаю что дело не в этом, плохие параметры на артиксе200 получаются потому что он выглядит буковй H и там действительно на большом проекте проблемы роутинга. Но если честно я завидую белой завистью тому кто свободно может себе позволить поставить US+ и не париться о цене)

[fguy 5]

1 час назад, des00 сказал:

Но если честно я завидую белой завистью тому кто свободно может себе позволить поставить US+ и не париться о цене)

Тем кто сейчас работает с версалями я точно не завидую - последние вивады пошли в разнос, хлс выдает неработоспособные ядра, пересборка старого проекта выдает "труп". По опыту артиксы натуральное дно - с грехом пополам дсп с флоат на 100 МГц, на текущие хотелки хватает и 7-х цинков от 30 до 100 - там бпф-ы 8к флоат разводятся без доп "заклинапний" и на 350 МГц, а встроенный проц экономит кучу ресурсов. Ультра кинтексы (без+) на поверку в плане разводки оказались не намного круче - даже офсайт говорит всего о 20% прибавки - по факту в большом проекте те же 350 МГц. Смысла лезть в + просто нет - те же UZ+ конечно интересные, но отладка проца на них сплошной кошмар - пока сдк загрузит проект можно не раз решить что все зависло.

7 часов назад, RobFPGA сказал:

Стандартная корка FFT stream/float32 на Artix7 200-1 собирается как минимум на 250 MHz.  Это-ж какую кашу в дизайне надо намутить чтобы  и на 100 MHz оно не собиралось ...   

Опять отдельный конь в вакууме - вы соберите реальный проект с кучей всяких ядер - тогда и будете хвалиться.

[RobFPGA 28]

2 hours ago, fguy said:

Опять отдельный конь в вакууме - вы соберите реальный проект с кучей всяких ядер - тогда и будете хвалиться.

Такой конь же как и ваша "кобыла" с пятью float FFT. 
Я не хвалюсь, а просто смотрю свою статистику проектов,  в том числе и на младших семействах типа Spartan или Artix забитых  под 90%. 
И эта статистика  говорит что если у вас в проекте стандартная корка не собирается на частоте в более чем 2 раза меньше возможной для конкретного чипа то значит проблема не в корке, а (если политкорректно сказать ...) в дизайне ...

[fguy 5]

8 минут назад, RobFPGA сказал:

Я не хвалюсь, а просто смотрю свою статистику проектов

Все точно так же - ничего не выдумываю и не упираюсь в даташиты.

8 минут назад, RobFPGA сказал:

И эта статистика  говорит что если у вас в проекте стандартная корка не собирается на частоте в более чем 2 раза меньше возможной для конкретного чипа то значит проблема не в корке, а (если политкорректно сказать ...) в дизайне ...

БД ничего большего чем вы в вхдл не придумывает - все ровно так же и не прибавляет никаких доп довесок с тормозами.

25 минут назад, RobFPGA сказал:

Такой конь же как и ваша "кобыла" с пятью float FFT. 

Вы "мамой клянетесь" что разницы между 1 и 5 нет?