[Andr2I 0]

2 часа назад, Zversky сказал:

^^^^^^^^^^

У меня такого точно нет)

2 часа назад, Zversky сказал:

Вот сюда в приглашение надо встать и нажать

Приглашение есть. Для "особо одаренных", что вставить то нужно?

2 часа назад, RobFPGA сказал:

И тогда при  перекомпиляции можно  просто делать restart в GUI modelsim. 

После restart в закладке Симуляции Modelsim рисовать сигналы отказывается. Рисует только если запускаешь .bat  файл.

[Zversky 16]

8 часов назад, Andr2I сказал:

У меня такого точно нет)

Хорошо. Я взял единственный файл для функционального моделирования из недр Gowin, выдрал из него этот модуль и отформатировал его в соответствии со своим перфекционизмом )

8 часов назад, Andr2I сказал:

Приглашение есть. Для "особо одаренных", что вставить то нужно?

Стрелочку вверх на клавиатуре нажать: из истории команд транскрипта подставится предыдущая команда. Я, правда, не знаю, что у вас за предыдущая команда, но у меня она -do "source xxxx.tcl"

8 часов назад, Andr2I сказал:

После restart в закладке Симуляции Modelsim рисовать сигналы отказывается. Рисует только если запускаешь .bat  файл.

Ждите, пока я вам все покажу, что хотел, и тогда для вас наступил полной и безоговорочное счастье в этом, отдельно взятом закоулке его пространственно-временного континуума ) Ответьте в ЛС ))

[andrew_b 14]

11 hours ago, Andr2I said:

Для "особо одаренных", что вставить то нужно?

В составе пакета идёт много разной документации. В том числе ModelSim Tutorial и ModelSim User's Manual. "Читайте доки, рни рулез".

 

[Zversky 16]

1 час назад, andrew_b сказал:

В составе пакета идёт много разной документации. В том числе ModelSim Tutorial и ModelSim User's Manual. "Читайте доки, рни рулез".

Подписываюсь обоими руками. Причём родные доки, как уже неоднократно сказано - лучшее.

[Andr2I 0]

9 часов назад, Zversky сказал:

Стрелочку вверх на клавиатуре нажать: из истории команд транскрипта подставится предыдущая команда. Я, правда, не знаю, что у вас за предыдущая команда, но у меня она -do "source xxxx.tcl"

Огромное спасибо! Счастье уже наступило - можно редактировать файлы и запускать моделирование без закрывания Modelsim. Сигналы выводится. Ни на что не ругается!

[Andr2I 0]

21 час назад, makc сказал:

GOWIN\IDE\simlib\gw1n\prim_sim.v - для функционального моделирования (без задержек);
GOWIN\IDE\simlib\gw1n\prim_tsim.v - для временного.

Выберите один из них и используйте.

Вероятно, глупость спрашиваю - если описание модуля целиком на verilog без использования примитивов, то что нужно взять из проекта GOWIN для временного моделирования?

[makc 192]

23 минуты назад, Andr2I сказал:

Вероятно, глупость спрашиваю - если описание модуля целиком на verilog без использования примитивов, то что нужно взять из проекта GOWIN для временного моделирования?

Нетлист после PnR + sdf-файл с задержками элементов. Но сначала нужно правильно настроить проект поставив вместо False (по-умолчанию) значения True:

[Zversky 16]

1 час назад, Andr2I сказал:

Счастье уже наступило

Счастье наступило:
Выросли цветы.
Мне никто не нужен,
Кроме ты!)

[Andr2I 0]

Спасибо всем ответившим!

Мне удалось скормить Modelsim-у rPLL и посмотреть результаты. Но столкнулся с непонятным поведением rPLL. Я сконфигурировал ее с динамическим изменением фазы и захотел посмотреть как будет меняться фазовый сдвиг. Если сдвига нет, то все хорошо. Сдвиг на 90 градусов, тоже нормально. А вот между...

Задаю сдвиг 67,5 градусов, а получаю такой же как и 90 градусов.

Вроде все делаю по букварю

Еще чуднее при сдвиге 45 градусов

С чем это может быть связано? - моя криворукость или особенности китайской модели? - или это и в железе так?(

rpll1.v sim.bat sim.do tb.v

[StewartLittle 41]

В 15.09.2022 в 16:44, Andr2I сказал:

С чем это может быть связано?

Какое временнОе разрешение Вы указываете при запуске симуляции?

[Andr2I 0]

В тест бенче стандартно указываю

`timescale 1ps / 1ps
 

В .do файле  vsim -t 1ns -voptargs="+acc" tb

[Andr2I 0]

17 часов назад, StewartLittle сказал:

Какое временнОе разрешение Вы указываете при запуске симуляции?

Вы совершенно правы -  поставил сетку 1ps  и увидел сдвиг. Спасибо!

[fingertouch 2]

Приветствую вас, коллеги.

 

Пытаюсь победить rPLL через визард в 1.9.8.08.

Сгенерировать нужно 337,5 Мгц и 67,5 МГц из 27 МГц. Для проверки сериализатора/десериализатора. На самом деле, битрейт у меня будет 650 МГц, но пока что из 27 МГц референса на отладочной плате решил сделать именно 675.

Спойлер

Сделал бы все 675 (650) МГц для последовательного приёмника (передатчика) -не люблю я этот DDR - но максимум, что можно выжать с выхода rPLL - 625 МГц по даташиту.

Вот такие настройки  - под спойлером.

Спойлер

И вроде всё нормально, но частоту 67,5 МГц для параллельных данных я получить не могу. Под следующим спойлером.

 

Спойлер

Собственно, вопрос.

Это что, мне придётся использовать два разных rPLL, чтобы получить нужные частоты, или если я просто руками постфактум пропишу туда пятёрку, то будет работать?

UPD. Решил снова заглянуть в матчасть. Даташит запрещает... 😒 Таки два разных?

 

Изменено 15 ноября, 2022 пользователем fingertouch

[Zversky 16]

1 час назад, fingertouch сказал:

Приветствую вас, коллеги.

Ну, с первым постом, коллега!

1 час назад, fingertouch сказал:

Таки два разных?

Да, а что смущает?

[fingertouch 2]

34 минуты назад, Zversky сказал:

Да, а что смущает?

Да в общем то пока укладываюсь в количество тактовых, но в принципе - два разных интерфейса, и все PLL в кристалле исчерпаны. Подключил память, подключил АЦП - и всё. Захотел ещё какой-нибудь USB приклеить - и уже нечем. Грусть.

Нашёл CLKDIV. Отдельный примитив, который может на 2/3/3.5/4/5 делить. Вроде пока спасает. Но вообще мне изначально удобно было на 4.5 или 9 поделить. Это вообще нереально в данном семействе кристаллов. Приходится изобретать велосипед с другой сериализацией (10 вместо 9).

Изменено 15 ноября, 2022 пользователем fingertouch