[Vadim_nsk 0]

Я правильно понимаю, после имплементации компонента его можно объявить blackbox? А где и как это можно сделать?

[slkhome 0]

Какая версия Вивады у Вас? 

Присылайте для начала хотябы свой этот IP.

Не могу понять чего у вас не получается. 

Там для Вашей корки нужно добиться еще хотябы чтобы не было Варнингов.

[Vadim_nsk 0]

On 8/5/2022 at 9:08 PM, slkhome said:

Какая версия Вивады у Вас?

Начались проблемы с Vivado 2019.1, сейчас уже все это повторяется с Vivado 2022.1.

Мне тут в параллельной ветке рассказали как модернизировать мой компонент. Я сейчас его переделываю. Потом часть проблем повторятся, ведь я также буду использовать делитель.

К моему удивлению кстати в пятницу все собралось, но когда я не поверив своему счастью все почистил и снова попытался пересобрать, опять постигла неудача. Это означает, что ошибка где-то в путях, настройках, просто в череде попыток что-то сделал правильно...

[slkhome 0]

On 8/4/2022 at 4:33 PM, Vadim_nsk said:

 

Меня настораживает эти 5 предупреждений. Их быть не должно. Хотя эти предупреждения не в секции File Groups.

Ну и желательно везде делать относительные пути.

 

[Vadim_nsk 0]

On 8/5/2022 at 9:08 PM, slkhome said:

Присылайте для начала хотябы свой этот IP.

Не могу понять чего у вас не получается. 

Там для Вашей корки нужно добиться еще хотябы чтобы не было Варнингов.

Переделал AXIS на 256 бит, одной проблемой стало меньше, на клок не ругается. Но хотелось бы объединить клоки AXIS slave и master, чтобы не было соблазна подать разные клоки снаружи. Но пока не разобрался как это делать. Да и не до этого пока. С одной шиной многое упростилось. Но проблема с делителем никуда не делась. Локализовал проект и компонент. Может кто-то может глянуть и ткнуть где я что-то неправильно делаю. Такое ощущение, что где-то в настройках или пути не хватает или неправильно что-то задаю.

https://drive.google.com/file/d/1orgDxwzc3djy-0EnXmZ_PPwbNyoVkv1B/view?usp=sharing

[Vadim_nsk 0]

Ну, вот. Стоило мне опубликовать проект, как исчезла ошибка сборки. Все собирается, проверил несколько раз. Может дело в клоках? Сейчас у меня два независимых клока S00_AXIS_ACLK и M00_AXIS_ACLK. Не ругается и не теряет делитель. Несколько раз открыл компонент на редактирование. Раньше постоянно приходилось указывать файл xci, а сейчас он его видит. Настройки ни какие не трогал.

По идее, сейчас я могу подключить компонент с разными клоками с двух сторон. Но если клок на обе шины сделать один, такая ошибка будет исключена. Я так понимаю, в AXI-interconnect данные со входа на выход защищены при разных клоках, но в своем компоненте я такой защиты не предусматриваю.