[slkhome 0]

В чем может быть проблема с искажениями сигнала с выхода DDS? Как решить?

Создал проект в 

Matlab 2017b  + Xilinx System Generator (Vivado 2018.3)

В этом поекте исользуется DDS compiler 6.0. Настройки по умолчанию + Taylor Series Corrected + Range 90 dB + Freq res 1000 Hz

После добавления это проект из System generator-а в Vivado, компиляции проекта, и прошивки в железо - выяснилось что из 3х используемых DDS работает корректно только один.

Он (DDDS) отличается от остальных тем, что у него в качестве памяти используется распределенная память, а у остальных блоковая. И тем не менее иногда и этот работающий DDS (другая компиляция) работатет не корректно.

Некорректная работа заключается в том, что в генерируемом сигнале присутствуют искажения. Периодичность повторения искажений квазислучайная. При моделировании в MatLab искажения не проявляются, либо нужно очень долго моделировать - это не делал. 

На некоторых выходных частотах DDS искажения не проявляются, либо настолько малы что не отображаются на Осциллографе или анализаторе спектра.

@litv - Есть мысли?

[andrew_b 17]

On 7/21/2022 at 2:48 PM, slkhome said:

И тем не менее иногда и этот работающий DDS (другая компиляция) работатет не корректно.

Классика жанра: необконстрейненный проект.

Частоты прописаны? Тайминги сходятся?

[slkhome 0]

On 7/21/2022 at 6:01 PM, andrew_b said:

Частоты прописаны? Тайминги сходятся?

Да, все есть, все сходится. Так собственно только для клока констрейнт. Остальные сигналы статические.

Тут уже накидали вариантов вот таких:

- добавить корку прямо в проекте Vivado, а в SG выдавать только уже результат.

- посмотреть какие-то  events через AXI. Не появляются ли подозрительные.

- Покурить Change log на корку

- добавить констрейнт на jitter входного этого клока, и с ним поиграть

- Добавить PLL на эту частоту и уже с него задавать а не напрямую с пина

- изучить различные комбинации подключения этих DDSов и их конфигураций.

Может еще чего придумается?