[Fynjisx 0]

Доброго дня!!! На днях хотел скачать свежий стандарт на SystemVerilog IEEE 1800-2017 кажется, но на сайте попросили указать универ и короче не смог... Есть счастливые люди которым не жалко поделиться стандартом? Или еще новее если есть?? Спасибо

[Lmx2315 2]

В 29.06.2022 в 07:14, Fynjisx сказал:

Доброго дня!!! На днях хотел скачать свежий стандарт на SystemVerilog IEEE 1800-2017 кажется, но на сайте попросили указать универ и короче не смог... Есть счастливые люди которым не жалко поделиться стандартом? Или еще новее если есть?? Спасибо

 

IEEE.1800-2017-SystemVerilog.pdf.7z

[Zversky 16]

Спасибо. А кто его уже поддерживает из ПО?

[SII 0]

В 21.07.2022 в 22:19, Zversky сказал:

Спасибо. А кто его уже поддерживает из ПО?

Полностью -- вряд ли кто, так что нужно смотреть конкретный продукт. Квартус, например, до сих пор даже модпорты у интерфейсов не поддерживает, хотя им 100 лет в обед (а Вивада поддерживает).

[RobFPGA 27]

13 minutes ago, SII said:

Полностью -- вряд ли кто, так что нужно смотреть конкретный продукт. Квартус, например, до сих пор даже модпорты у интерфейсов не поддерживает, хотя им 100 лет в обед (а Вивада поддерживает).

Что за древний Quartus вы имеете ввиду?  Или что значит "не поддерживает модпорты"  в вашем понимании? 

[SII 0]

В 22.07.2022 в 10:02, RobFPGA сказал:

Что за древний Quartus вы имеете ввиду?  Или что значит "не поддерживает модпорты"  в вашем понимании? 

18 или 19 версия -- не помню, какую использовал и наткнулся на это. А что, последняя версия  (21 или какая) уже поддерживает? Кстати, и `begin_keywords не работало тоже... В в Виваде того же периода всё работало (собственно, я её и использую, Квартус -- очень редко).

[des00 25]

4 minutes ago, SII said:

18 или 19 версия -- не помню, какую использовал и наткнулся на это. А что, последняя версия  (21 или какая) уже поддерживает? Кстати, и `begin_keywords не работало тоже... В в Виваде того же периода всё работало (собственно, я её и использую, Квартус -- очень редко).

они не поддерживают функции в модпортах, массивы модпортов, а сами модпорты работают)

[yes 5]

копаясь в опенсорсном коде, постоянно натыкаюсь на неподдерживаемые конструкции

------------------------

вивада например

module M import A::instruction_t, B::*;
#(WIDTH = 32) (input ...

такой импорт не умеет.

и парсеры в виваде у синтеза и xsim-а разные - один понимает что-то одно, другой другое...

---------------------------

ну или в xcelium (22-го года) 
deffered assertion не все умеет

===============

возникает вопрос - может verilator это все понимает? для какого тула они пишут? :)))

 

[one_eight_seven 3]

On 7/22/2022 at 11:22 AM, yes said:

ну или в xcelium (22-го года) 

xcelium вообще не показатель. В 2019 или 2020 году из него убрали constraint solver, заменив его на новое поделие, которое не умело решать constraint'ы для рандомизации, могло только исполнять наиболее прямые указания.
Пока наилучшим образом, по моему опыту, работает VCS и DC. Но и в них никогда полностью не поддерживался SystemVerilog. Например перегрузку операторов я вообще никогда не видел (кстати, её наконец-то убрали из стандарта именно в версии 2017 года).