[AnatolySh 0]

Вот этот файл cmul14x16.vhd обязательно было в vhdl выводить? Я, конечно, не прочь параллельно разбираться и с этим, но умножение сущностей мешает.

[Krys 2]

10 часов назад, AnatolySh сказал:

Вот этот файл cmul14x16.vhd обязательно было в vhdl выводить?

вы думаете это я? Да у меня самого от вхдл глаз дёргается. В настройках проекта при генерации указан целевой язык верилог. И знаете как это понимает вивада? Что нужно обёртку на верилоге сделать. А все внутренности можно продолжать делать на её любимом вхдле.

Хуже того, я сталкивался с тем, что во встроенном симуляторе ISE ISim если сгенерить корку под верилог, то не так симулится или вообще подвисает (уже не помню), а вот если под вхдл сгенерить - то симулится норм.