[alexPec 3]

Всем доброго дня.

Такие исходные: есть PLL, один выход питает логику, второй, сдвинутый по фазе, идет на ногу ПЛИС и далее на SDRAM. Больше никуда сдвинутый клок не идет. Надо посмотреть (а еще лучше сначала посмотреть а потом зафиксировать) задержку от PLL до ноги чипа. 

Не пойму, какой репорт должен быть (в тайминг анализере). Пробовал report_timing -setup -to [get_ports {sdram_clk}]. 

Пишет Nothing to report. Ну оно и понятно, ведь это не сигнал, а клок. А вот как relationship между клоком на выходе PLL  и клоком на ноге чипа посмотреть так и не нашел.

 

[andrew_b 14]

report_timing -to [get_ports PN_NAME] должен работать независимо от того, клол это или нет.

 

[alexPec 3]

31 минуту назад, andrew_b сказал:

report_timing -to [get_ports PN_NAME] должен работать независимо от того, клол это или нет.

 

То же самое, Nothing to report

А есть репорт по clock relationship?

[yes 5]

если задать create_generated_clock на ножке, и от него констрейн input/output delay для SDRAM, как должно вроде бы и быть. то в пути по этому констрейну в пути такта должно быть указано

как-то так

create_generated_clock -name хххх -source [get_clocks тут_плл] -divide_by 1 [get_ports ножка]

 

[debreti 0]

On 2/24/2022 at 2:45 PM, alexPec said:

Всем доброго дня.

Такие исходные: есть PLL, один выход питает логику, второй, сдвинутый по фазе, идет на ногу ПЛИС и далее на SDRAM. Больше никуда сдвинутый клок не идет. Надо посмотреть (а еще лучше сначала посмотреть а потом зафиксировать) задержку от PLL до ноги чипа. 

Не пойму, какой репорт должен быть (в тайминг анализере). Пробовал report_timing -setup -to [get_ports {sdram_clk}]. 

Пишет Nothing to report. Ну оно и понятно, ведь это не сигнал, а клок. А вот как relationship между клоком на выходе PLL  и клоком на ноге чипа посмотреть так и не нашел.

 

Разобрались?
Если нет могу помочь.