[vt313 0]

1 час назад, Flip-fl0p сказал:

Прикольный язык. Так вообще кто-нибудь вообще пишет ? Ничего же не понятно ! Но это на мой VHDL'ный взгляд...

Наоборот. Мультиплексор выносится из под always. 

А вот большое количество elsif - это стиль  VHDL

[RobFPGA 28]

8 minutes ago, Flip-fl0p said:

Прикольный язык. Так вообще кто-нибудь вообще пишет ? Ничего же не понятно ! Но это на мой VHDL'ный взгляд...

Пишут и так     Вариантов как это написать есть множество, кому как удобно. Впрочем как и в VHDL.   Тут больше зависит не от языка, а от стиля написания. 

 

 

[Flip-fl0p 4]

23 минуты назад, RobFPGA сказал:

Пишут и так     Вариантов как это написать есть множество, кому как удобно. Впрочем как и в VHDL.   Тут больше зависит не от языка, а от стиля написания. 

 

 

Возможно. Мне как человеку, непривыкшему к V/SV такая запись показалось тарабарщиной. Скорее из-за непривычки. 

[andrew_b 15]

3 минуты назад, Flip-fl0p сказал:

тарабарщиной

Верилог провоцирует на всякий говнокод.

[RobFPGA 28]

Just now, andrew_b said:

Верилог провоцирует на всякий говнокод.

Написание гов...а провоцирует бардак в голове разработчика, а не язык.   

[andrew_b 15]

2 минуты назад, RobFPGA сказал:

а не язык

Ну не скажите. На Верилоге легко такого навертеть можно, что глаза вытекать начнут, а в ВХДЛ подобного в принципе сделать нельзя. Накушался уже, знаю.

ВХДЛ не даёт вам выстрелить в ногу, а Верилог позволяет выстрелить в ногу из гранатомёта.

[vt313 0]

1 час назад, Flip-fl0p сказал:

Возможно. Мне как человеку, непривыкшему к V/SV такая запись показалось тарабарщиной. Скорее из-за непривычки. 

 

1 час назад, Flip-fl0p сказал:

Возможно. Мне как человеку, непривыкшему к V/SV такая запись показалось тарабарщиной. Скорее из-за непривычки. 

Вот ради интереса, зачем в Верилоге раздеkение на reg и wire?

[RobFPGA 28]

Just now, andrew_b said:

Ну не скажите. На Верилоге легко такого навертеть можно, что глаза вытекать начнут, а чего в ВХДЛ в принципе сделать нельзя. Накушался уже, знаю.

ВХДЛ не даёт вам выстрелить в ногу, а Верилог позволяет выстрелить в ногу из гранатомёта.

Это лишь подтверждает мое утверждение. Получается что если бардак в голове то вся надежда на строгого "сержанта" который не дает стрелять себе в ноги?
Но жизнь показывает что это не спасает полностью ваши "ноги", да еще и создает кучу проблем натиранием лишних "мозолей".  

[vt313 0]

1 час назад, andrew_b сказал:

Верилог провоцирует на всякий говнокод.

А что не понравилось в этом фрагменте?

Можно так его переписать, тоже самое будет, может красивее.

  
wire [3:0] Dv = (ld)? inp : {ins, D[3:1]};
always @(negedge clk, negedge Clear) begin
    if(!Clear) D = 0;  else if (ld | shift) D = Dv; 
end        

[Flip-fl0p 4]

24 минуты назад, vt313 сказал:

 

Вот ради интереса, зачем в Верилоге раздеkение на reg и wire?

В душе не знаю. В SV пофиксили эту багу и ввели универсальный logic на зависть VHDL'щикам. 

[vt313 0]

1 час назад, Flip-fl0p сказал:

В душе не знаю. В SV пофиксили эту багу и ввели универсальный logic на зависть VHDL'щикам. 

Это не бага. Это элемент стиля, за счет которого был уделан VHDL. 

Сейчас, да смысла уже нет. Как и смысла верилога. Вот он и дрейфует в сторону VHDL. 

[Flip-fl0p 4]

2 минуты назад, vt313 сказал:

Это не бага. Это элемент стиля, за счет которого был уделан VHDL. 

Сейчас, да смысла уже нет. Как и смысла верилога. Вот он и дрейфует в сторону VHDL. 

Поподробнее каким образом разделение на reg и wire уделало VHDL ?

 

[vt313 0]

1 час назад, Flip-fl0p сказал:

Поподробнее каким образом разделение на reg и wire уделало VHDL ?

 

В далеком 95-м, описание на верилоге компилировалась значительно быстрее чем на VHDL.

За счет того, что многие функции VHDL перекладывались на разработчика. 

В том числе деление на reg и wire.

И строка "always @(negedge clk, negedge Clear)" предполагала, что внутри будут входные сигналы clk, Clear, D, может быть еще EN. И больше ничего.  

И за счет таких вещей, описание с верилога компилировалось за 5 часов, а с  VHDL за 10.

А сейчас это превратилось в 5 и 10 минут. 

[yes 6]

3 hours ago, Flip-fl0p said:

Прикольный язык. Так вообще кто-нибудь вообще пишет ? Ничего же не понятно ! Но это на мой VHDL'ный взгляд...

вобще-то непонянто, зачем отдельно Dv описывать, можно жи

... else D = (ld)? inp : (shift)? {ins, D[3:1]} : D;

только вместо = надо бы <=

тернарный оператор, если что, много где есть :)

1 hour ago, Flip-fl0p said:

Поподробнее каким образом разделение на reg и wire уделало VHDL ?

 

ну наверно речь про то, что сейчас есть logic (да или бит), а синтезатор сам разберет - wire это или reg

VHDL придумали надмозги в американском госдепе - это чисто мозготрахательный язык, типа ADA и подобных - для него не предполагалось даже синтезаторов - изначально это форма документирования цифровых схем

а верилог возник в конторе, которая делала микросхемы (потом их каденс купила) - без всякой лабуды, нужно было чтобы работало -там кроме wire было куча всякого "железячного" pmos, trireg и т.п. сейчас когда все более абстрагировалось от реальности это никто не пользует, но предполагаю, что и в SV все это работает

[andrew_b 15]

3 часа назад, vt313 сказал:

Вот ради интереса, зачем в Верилоге раздеkение на reg и wire?

Тут кроме разделения ещё масса приколов.

Если reg, то только в always. Причём можно как блокирующее, так и не блокирующее присваивание.

Если wire, то нужно слово assign и присваивание только блокирующее. Мне кажется, два условия из трёх тут лишние.

1 час назад, yes сказал:

верилог возник в конторе, которая делала микросхемы (потом их каденс купила) - без всякой лабуды, нужно было чтобы работало

Видимо, там дунули неслабо, иначе такого кадавра бы не сочинили.