Make_Pic 0 20 мая, 2006 Опубликовано 20 мая, 2006 · Жалоба Если у кого есть - бросьте в меня pls русским описанием языка ABEL! Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Joker 0 25 мая, 2006 Опубликовано 25 мая, 2006 · Жалоба Если у кого есть - бросьте в меня pls русским описанием языка ABEL! Что-то есть в этой книге :Джон Ф.Уэйкерли"Проектирование цифровых устройств." Книга есть у ув. LordN Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Stas 1 26 мая, 2006 Опубликовано 26 мая, 2006 · Жалоба Язык очень прост, для изучения и работы с ним хватает хелпа в том же WebPack'е и в Foundation... Но лучше изучать VHDL, легко проект переносить на других производителей, да и на Abele геморно что то делать под FPGA, он для CPLD более... И как я понял, в последних WebPack' ах при компиляции Abel переводится в VHDL, и только потом компилируется. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
iMiKE 0 24 июля, 2006 Опубликовано 24 июля, 2006 · Жалоба Уважаемый Make_Pic, киньте невзначай свой взор в сторону вот этой ветки форума и Вам откроется вся истина! можете писать и мне в аську по этому поводу Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Doka 4 24 июля, 2006 Опубликовано 24 июля, 2006 · Жалоба ... И как я понял, в последних WebPack' ах при компиляции Abel переводится в VHDL, и только потом компилируется. да-да. в комплекте поставки ISE есть такая утилитка - xport.exe настоятельно рекомендую обратить на нее своё внимание (авось и Абель изучать не прийдется) D:\prog_dsp\ise6\bin\nt>xport XPort Version 4.1 (110) for Windows NT and Windows 95. Usage: XPort [options] <input_top_module_files> Options: -abel process input file as an ABEL file. -ahdl process input file as an AHDL file. -list produce a listing of the input file(s). Useful when more context is needed for messages. -vlg set output format to Verilog. -vhdl set output format to VHDL. If neither the -abel nor the -ahdl option is given, AHDL input is assumed for files with extension '.tdf', otherwise ABEL is assumed. Default output format is Verilog. Child module files are expected to be found in the same directory as the top module file name, given on the command line. AHDL conversion supports AHDL version 8, with some exceptions. Parameterized modules are converted with their invoked parameter values applied. Two-dimensional arrays are converted to one dimension. ABEL conversion is done in a device independent mode. Any implicit features implied by the ABEL device statement, is ignored. ABEL test vectors are also converted and written to a separate test bench file, which has the prefix 'tb_'. ABEL Xilinx property statements are written to a separate constraint file which has the file extension '.ncf'. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
iMiKE 0 24 июля, 2006 Опубликовано 24 июля, 2006 · Жалоба ][e][, верно подмечно, трансляция она и есть трансляция :-) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться