Nick_K 0 2 августа, 2021 Опубликовано 2 августа, 2021 · Жалоба 1 minute ago, Dr.Alex said: А вы точно пишете RTL? Засомневался что-то. Оказывается, в асиках HDL работает не так как в фпга? Это что-то новенькое :-))) Да я точно пишу RTL. И да действительно в асиках поведение некоторых вещей может существенно отличаться от FPGA-шных. А наличие инициализации городит схему, которая будет принудительно сбрасывать секвенциальные элементы в заданное значение (чего по сути не нужно делать так как есть глобальный ресет и/или определённая логика работы). Ну либо выругается на чём свет стоит. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
blackfin 23 2 августа, 2021 Опубликовано 2 августа, 2021 · Жалоба 3 hours ago, Nick_K said: Да я точно пишу RTL. Серьёзно? Ну, тогда Synopsys пишет, видимо, на чем-то другом.. :):):) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Nick_K 0 2 августа, 2021 Опубликовано 2 августа, 2021 · Жалоба 41 minutes ago, blackfin said: Серьёзно? Ну, тогда Synopsys пишет, видимо, на чем-то другом.. :):):) Хех) А при чём тут инициализация? Вы хоть сами читали что выделили? "specify value under all conditions" - здесь нет ни слова про инициализацию значений сигналов/регистров. Возможно мы с вами говорим о разных инициализациях? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
blackfin 23 2 августа, 2021 Опубликовано 2 августа, 2021 · Жалоба 28 minutes ago, Nick_K said: А при чём тут инициализация? Кстати, да. При чем тут инициализация? До вас о ней тут никто не упоминал. Речь, напомню, шла про отсутствие дефолтных кейсов. Про инициализацию вы запели чтобы увести разговор в сторону и заболтать вопрос. Впрочем, это ваша обычная манера.. :) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Nick_K 0 3 августа, 2021 Опубликовано 3 августа, 2021 · Жалоба 18 hours ago, blackfin said: Кстати, да. При чем тут инициализация? До вас о ней тут никто не упоминал. Речь, напомню, шла про отсутствие дефолтных кейсов. Про инициализацию вы запели чтобы увести разговор в сторону и заболтать вопрос. Впрочем, это ваша обычная манера.. :) Вот автор сам написал: Quote Вот это в точку, спасибо, не обратил внимания. Добавил дефолтный кейс везде (хотя по логике он бесполезен, других значений не бывает), и вся цепочка от входа до регистра синтезировалась как комбинационная логика, и вивадо сейчас тайминги считает от регистра до регистра, без всяких предупреждений. Дефолтный кейс или инициализация по-моему одно и то же? Нет? 18 hours ago, blackfin said: Кстати, да. При чем тут инициализация? До вас о ней тут никто не упоминал. Речь, напомню, шла про отсутствие дефолтных кейсов. Про инициализацию вы запели чтобы увести разговор в сторону и заболтать вопрос. Впрочем, это ваша обычная манера.. :) Вот автор сам написал: Quote Вот это в точку, спасибо, не обратил внимания. Добавил дефолтный кейс везде (хотя по логике он бесполезен, других значений не бывает), и вся цепочка от входа до регистра синтезировалась как комбинационная логика, и вивадо сейчас тайминги считает от регистра до регистра, без всяких предупреждений. Дефолтный кейс или инициализация по-моему одно и то же? UPD Да не одно и то же. Что-то я заработался немного вчера Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
blackfin 23 3 августа, 2021 Опубликовано 3 августа, 2021 · Жалоба 4 hours ago, Nick_K said: Дефолтный кейс или инициализация по-моему одно и то же? Ну меня повеселили вот эти ваши откровения: On 8/2/2021 at 4:03 PM, Nick_K said: Отнюдь) Для проектирования ASIC-ов нет дефолтных кейсов совсем (ну не бывает такого) и Летчи делаются неколько по-другому И это при том, что в мануале на DC на стр. 82 сам Synopsys приводит пример использования default в операторе case и дает пояснения по синтезу latches. PS. Уж не знаю, какой вы разработчик ASIC'ов, но в элементарных вещах вы явно плаваете.. :) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
one_eight_seven 6 3 августа, 2021 Опубликовано 3 августа, 2021 · Жалоба 28 minutes ago, blackfin said: Synopsys приводит пример использования default в операторе case и дает пояснения по синтезу latches С другой стороны, потом мучительно добавлять исключения по недостижимым состояниям. P. S. Это я исключительно про добавление default в код с и без того полным перечислением. Особенно, если код автогенерируется - таблицы подстановок, family, и т. п. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Nick_K 0 3 августа, 2021 Опубликовано 3 августа, 2021 · Жалоба 3 hours ago, blackfin said: пример использования default в операторе case Да всё уже, угомонитесь. Написал ведь, что пропустил понятие кейс'а. Мне привиделось дефолтное состояние (присвоение при инициализации). Ну перепутал по жаре, с кем не бывает... Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться