[en-valb 0]

Всем доброго времени суток!

Пытаюсь отмоделировать печатную плату с SDRAM, прочитал статью https://tqfp.org/altium-designer/svyazka-altium-designer-i-hyperlynx-chast-1-modelirovanie-celostnosti-signalov-v-altium.html#!prettyPhoto сделал все как описано, но в процессе моделирования вместо импульса какой то шум, некоторые сигналы нормально моделируются. В проекте который прилагается в статье стало работать так же как и в проекте с SDRAM. Хотя вчера вечером было все ок. То ли я чего то не догоняю, то ли Altium шутник.

[en-valb 0]

Беру две цепи SDRAM2_A11 и SDRAM2_DQ10. A11 моделируется как шум, DQ10 нормально. Сравнил эти цепи, получается, что моделируется цепь которая с обеих сторон BI(двунаправленная) с одной стороны этой цепи назначается in(вход), с другой out(выход), если же цепь с одной стороны BI/out, а с другой in, то после анализа шум.  На рисунках показаны параметры цепи DQ и результаты моделирования.

А здесь параметры A11 и результаты моделирования этой цепи.

 

 

 

Изменено 19 ноября, 2020 пользователем en-valb

[en-valb 0]

В правилах задал:

 

[en-valb 0]

Если изменить технология исполнения на выводе с Unknown например на LVT начинает моделироваться и даже если возвращаешь потом на Unknown. Неужели это в ibis файле который подключается к соответствующей микросхеме не определено? Это так должно быть и перед моделирование необходимо переопределять этот параметр для каждого моделируемого вывода?

[en-valb 0]

Коллеги, доброе утро!

Сейчас определился с технологией исполнения, вроде как CMOS. Но не уверен в том, что переопределение технологии пина не отменяет параметры пинов заданные в ibis. Кто ни будь вообще юзал Signal Integrity в Altium Designer? Прошу помощи, так как плату необходимо отправлять на производство, а я не уверен в результатах моделирования. Если не достаточно исходных данных, прошу ткнуть носом, глаз уже замылился, о чем то могу не упомянуть.

[peshkoff 25]

4 hours ago, en-valb said:

Кто ни будь вообще юзал Signal Integrity в Altium Designer?

нет.

----

А что найти то пытаетесь? что можно сделать со SDRAM, чтобы он не завелся? Дерево?

[en-valb 0]

2 hours ago, peshkoff said:

А что найти то пытаетесь? что можно сделать со SDRAM, чтобы он не завелся? Дерево?

Пытаюсь понять на сколько адекватные результаты моделирования.

[Александр Мылов 4]

Добрый день

Не адекватные, т.к. это игрушка (баловство). Пустая трата времени.

Адекватные результаты можете получить в Siwave, Sigrity, Hyperlinx. Под эту задачу и заточены.

Вот пример анализа разводки на которой в том числе 2 одинаковых банка памяти с одинаковой схемой фильтрации и размещением С фильтрации по питанию, но по разному разведены данные .  Шумы по питанию различаются почти в 10 раз.

И какие бы Вы резисторы, IBIS модели не впихивали ничего лучшего не получите. Прежде всего вот для чего нужны эти ПРГ

 

Расстояние до FPGA одинаковое, размещение Сф одинаковое, но почему-то разработчики решили пропихнуть под U6 линии управления и индикации сторонних устройств

(исключены из анализа) в ущерб разводки данных, при этом данные стали перебрасывать со слоя на слой, и менять ширину проводника с 0.127 до 2мм(?????),

при этом можно  сравнить какой сигнал стали приходить на U5 и U6.

  15.09.2020 в 09:15, fxr сказал:

Было бы очень интересно увидеть кусок трассировки

Простое разглядывание картинки ничего не даст, пока все это сами в рукопашную не пройдете и прочувствуете.  

 

Может быть теперь кто-нибудь посоветует какие резисторы, IBIS модели ( с разными БУФЕРАМИ) будем вставлять?

Извиняюсь опечатка    не 2мм, а    0.2мм

[en-valb 0]

On 11/21/2020 at 8:12 AM, Александр Мылов said:

Адекватные результаты можете получить в Siwave, Sigrity, Hyperlinx.

Так и понял. Подбираюсь потихоньку к Hyperlinx. На плату пока резисторы 0 Ом по шине данных поставил на всякий случай. Спасибо!