RobFPGA 27 2 ноября, 2019 Опубликовано 2 ноября, 2019 · Жалоба Приветствую! 8 hours ago, des00 said: логику я понял, все по класике, но вот единица не побежит) главное чтобы ТС понял что и как править) Как не побежит? Мы ее погоним После поднятия ready первым negedge в cnt_f[1] запишется ~rdy_f ( который пока еще еще ==0) и одновременно rdy_f установится в 1. И понеслась родимая по битам .cnt_f. Удачи! Rob. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Lionet 0 3 ноября, 2019 Опубликовано 3 ноября, 2019 · Жалоба Внезапно задачка оказалась нетривиальной. Вот же сэкономили разработчики микросхемы пару ног на отдельные постоянный клок и "data valid" Хотел пообещать, что во вторник доберусь до нужных отладок и попробую реализовать, но там 3 дня разъезды. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Plain 168 3 ноября, 2019 Опубликовано 3 ноября, 2019 · Жалоба В 31.10.2019 в 22:10, Lionet сказал: RDY ... не в тактовом домене входного сигнала CLK (в котором работает счетчик входных бит). И чтобы его туда пробросить, нужно, чтобы этот CLK работал На картинке же всё видно — RDY это выход триггера, который синхронно устанавливается ПЛИС и синхронно сбрасывает 3-битный счётчик Джонсона по спаду CLK, первый триггер которого асинхронно сбрасывает триггер RDY. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Nick_K 0 4 ноября, 2019 Опубликовано 4 ноября, 2019 · Жалоба 23 hours ago, Lionet said: Вот же сэкономили разработчики микросхемы пару ног на отдельные постоянный клок и "data valid" Интересный момент. Что значит съэкономили на постоянном клоке? У вас не заводится генерированая тактовая частота с кварца? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Lionet 0 4 ноября, 2019 Опубликовано 4 ноября, 2019 · Жалоба 12 minutes ago, Nick_K said: Интересный момент. Что значит съэкономили на постоянном клоке? У вас не заводится генерированая тактовая частота с кварца? Я имею ввиду для интерфейса передачи данных. И сделали "gated clock", который одновременно и тактирование, и и сигнал валидности данных Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
RobFPGA 27 4 ноября, 2019 Опубликовано 4 ноября, 2019 · Жалоба Приветствую! On 11/3/2019 at 7:54 AM, Lionet said: Внезапно задачка оказалась нетривиальной. Она не столько нетривиальна, сколько непривычна в современной действительности феншуя синхронного дизайна и изобилия ресурсов FPGA. Удачи! Rob. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться