[RobFPGA 27]

Приветствую!

8 hours ago, des00 said:

логику я понял, все по класике, но вот единица не побежит) главное чтобы ТС понял что и как править)

Как не побежит?  Мы ее погоним  После поднятия ready   первым negedge  в  cnt_f[1] запишется ~rdy_f ( который пока еще еще ==0) и  одновременно rdy_f установится в 1. И понеслась родимая по битам .cnt_f.

Удачи! Rob.

[Lionet 0]

Внезапно задачка оказалась нетривиальной.  Вот же сэкономили разработчики микросхемы пару ног на отдельные постоянный клок и "data valid"

Хотел пообещать, что во вторник доберусь до нужных отладок и попробую реализовать, но там 3 дня разъезды.

[Plain 168]

В 31.10.2019 в 22:10, Lionet сказал:

RDY ... не в тактовом домене входного сигнала CLK (в котором работает счетчик входных бит). И чтобы его туда пробросить, нужно, чтобы этот CLK работал

На картинке же всё видно — RDY это выход триггера, который синхронно устанавливается ПЛИС и синхронно сбрасывает 3-битный счётчик Джонсона по спаду CLK, первый триггер которого асинхронно сбрасывает триггер RDY.

[Nick_K 0]

23 hours ago, Lionet said:

Вот же сэкономили разработчики микросхемы пару ног на отдельные постоянный клок и "data valid"

Интересный момент. Что значит съэкономили на постоянном клоке? У вас не заводится генерированая тактовая частота с кварца?

[Lionet 0]

12 minutes ago, Nick_K said:

Интересный момент. Что значит съэкономили на постоянном клоке? У вас не заводится генерированая тактовая частота с кварца?

Я имею ввиду для интерфейса передачи данных. И сделали "gated clock", который одновременно и тактирование, и и сигнал валидности данных

[RobFPGA 27]

Приветствую!

On 11/3/2019 at 7:54 AM, Lionet said:

Внезапно задачка оказалась нетривиальной.

Она не столько нетривиальна, сколько непривычна в современной действительности феншуя синхронного дизайна  и  изобилия ресурсов FPGA. 

Удачи! Rob.