[Burenkov 0]

1 hour ago, zombi said:

Неужто можно какой нить ниос с авалоном на EPM240/570 замутить?

Ниос не нужен, шиной можно управлять простым автоматом. У sdram контроллера обычно наружу торчит тот же самый avalon или wishbone или axi. 

[des00 25]

4 minutes ago, Burenkov said:

Ниос не нужен, шиной можно управлять простым автоматом. У sdram контроллера обычно наружу торчит тот же самый avalon или wishbone или axi. 

вы отдаете себе отчет, что уважаемый  @zombi, в своем вопросе, говорит про чип, у которого 240/570 триггеров всего, нет памяти  и речь идет про DDR SDRAM?

[warrior-2001 0]

18 минут назад, des00 сказал:

UPD при квази рандомном(когда связь между блоками все же есть), с кешем и собственным контроллером можно попробовать. Но может вам все же остаться на SRAM?

Чтобы сделать линии задержки для строк на внутренней памяти, да ещё и алгоритмы реализовать с чередованием таких линий - нужен кристалл побольше! Так что SRAM - это оптимальное решение. А если менять чип - то вон у Хилых есть чипы с ГигаБайтами накристальной памяти! Туда и картинка поместится ;)  Думаю, что и Интел не засидится с такими наработками.

[yes 7]

на всякий случай - пропускная способность SDRAM (ну и наверно DDR SDRAM - но тут не пользовался, нужно проверять) при чтении из ОДНОЙ строки (ну или как на русском будет row по сигналу RAS) не зависит от того бёрсты или нет. за счет конвеера между CAS и DATA

то есть выставляя разные адреса можно читать/писать через CAS delay по относительно случайным адресам (внутри строки)

по-моему, при использовании бёрста точно также при смене строки нужно выполнять закрытие/открытие (precharge или как там называется) - то есть вообще одинаково будет

ну и не забывайте, что можно держать в каждом банке открытую строку - то есть до 4х в SDRAM и до 8-ми DDR

то есть правильно разложив данные можно достигать практически такт-слово

-----------------

но вопрос, какие контроллеры так умеют...

в BF по-моему так делал - на каждый такт выставлял адрес (даже если они последовательные)

 

[des00 25]

23 minutes ago, yes said:

 ну и не забывайте, что можно держать в каждом банке открытую строку - то есть до 4х в SDRAM и до 8-ми DDR

 

то есть правильно разложив данные можно достигать практически такт-слово

-----------------

но вопрос, какие контроллеры так умеют...

В любом случае будет не полный рандом как нужно ТС, в остальном согласен. Все упрется в раскладку и контролер. Насколько знаю, все современные аппаратные контроллеры в плис, банки держат открытыми. И даже между командами стараются паузы заполнять.

Делал похожий для сдрам, выжал практически максимум за счет конвейризации команд разных банков между собой, открытых банков памяти, все еще лежит на опенкоресах, в доках графики скоростей чтения/записи в разных режимах.

[_4afc_ 25]

25 minutes ago, yes said:

в BF по-моему так делал - на каждый такт выставлял адрес (даже если они последовательные)

 

Про RAS - не скажу, но BF561 если читать из одного банка, а записывать результат в другой - давал ускорение алгоритма.

[Maverick_ 15]

обратите внимание на "новую память" hyperram - возможно пригодиться

пример

Quote

 по факту HyperRAM — это просто псевдостатическая RAM (PSRAM) в новой обёртке (интерфес HyperBUS).

Вкратце PSRAM — это фактически обычная DRAM, но у PSRAM уже внутри происходят все процессы обновления данных, которые требуются обычной DRAM вследствие того, что она фактически построена на конденсаторах, которые требуют периодической «подзарядки» для поддержания своего состояния (1-цы) и разработчику, использующему PSRAM, не требуется заботиться об этом, как при применении DRAM.

Всего 12-13 пинов

[zombi 0]

1 hour ago, Maverick_ said:

обратите внимание на "новую память" hyperram - возможно пригодиться

Да цирк это всё, как по мне. 

ISSI только сейчас начинает продавать 256Mbit.

Вот если бы появился хотя бы 1 Gbit, тогда может и был бы смысл заморачиваться.

А так... цирк да и только. ну, для меня конечно. )

[zombi 0]

3 hours ago, des00 said:

при рандомном, ни на какой. потому SRAM и не умерла до сих пор.

ЗОЛОТЫЕ СЛОВА! 

3 hours ago, des00 said:

Но может вам все же остаться на SRAM?

Конечно сижу пока плотно не SRAMе.

Но время от времени пытаюсь мониторить мировые тенденции.

А то как попереходят все на ddrы - пиши пропало... 

[zombi 0]

3 hours ago, yes said:

ну и не забывайте, что можно держать в каждом банке открытую строку - то есть до 4х в SDRAM и до 8-ми DDRто есть правильно разложив данные можно достигать практически такт-слово

ну так у меня в изделии и SDRAMки есть, кудаж без них.

Примерно так и работают, с одновременным открытием нескольких строк.

Именно они и формируют мне тот самый непрерывный поток ARGB (который извне) в экранный буфер на SRAMке и пишется.

[Bad0512 2]

14 hours ago, zombi said:

Но время от времени пытаюсь мониторить мировые тенденции.

А то как попереходят все на ddrы - пиши пропало... 

Покурите тему RLDRAM - там с рандомным доступом ситуация получше. Но штука не слишком распространенная, поэтому контроллер (возможно) придётся поискать.

У Хилых есть реализация, про Альтеру-Интел не знаю.