[usonic 0]

Есть почти готовый проект на Zynqе (Verilog ,Vivado),который глючит.Срочно требуется помощь избавиться от глюков.Глюки описать здесь сложно,практически не возможно,

это нужно показывать на железе.

[iosifk 3]

3 часа назад, usonic сказал:

Есть почти готовый проект на Zynqе (Verilog ,Vivado),который глючит.Срочно требуется помощь избавиться от глюков.Глюки описать здесь сложно,практически не возможно,

это нужно показывать на железе.

А много ли написано самими на верилоге или только готовые куски брали из визардов?

[MegaVolt 25]

3 часа назад, usonic сказал:

Срочно требуется помощь избавиться от глюков.Глюки описать здесь сложно,практически не возможно,

это нужно показывать на железе.

Таймспеки прописаны? Если нет то прописать и возможно это будет отделаться малой кровью.

Иначе если таймспеки написаны это означает наличие кривых мест в архитектуре требующих переписывания с нуля. И боюсь это не про быстро :(

[usonic 0]

3 minutes ago, iosifk said:

А много ли написано самими на верилоге или только готовые куски брали из визардов?

Часть написана заново и часть перенесена из старого проекта на квартусе.

6 minutes ago, MegaVolt said:

Таймспеки прописаны? Если нет то прописать и возможно это будет отделаться малой кровью.

Иначе если таймспеки написаны это означает наличие кривых мест в архитектуре требующих переписывания с нуля. И боюсь это не про быстро :(

Таймспеки прописаны.Подобный проект работает на других кристаллах.

[iosifk 3]

34 минуты назад, usonic сказал:

Часть написана заново и часть перенесена из старого проекта на квартусе.

И старый проект был на более медленном кристалле, чем новый?

Можно ли сказать, что убирая из проекта куски кода, наступит момент, когда остаток хоть как-то, в урезанном виде, но будет работать без сбоя? И тогда определить, с какого куска кода начинаются сбои?

Есть ли описание к модулям проекта и делалась ли хотя бы RTL симуляция?

Все ли асинхронные входные сигналы обработаны по CDC? Медленные входные сигналы отфильтрованы от дребезга?

[usonic 0]

1 hour ago, iosifk said:

И старый проект был на более медленном кристалле, чем новый?

Можно ли сказать, что убирая из проекта куски кода, наступит момент, когда остаток хоть как-то, в урезанном виде, но будет работать без сбоя? И тогда определить, с какого куска кода начинаются сбои?

Есть ли описание к модулям проекта и делалась ли хотя бы RTL симуляция?

Все ли асинхронные входные сигналы обработаны по CDC? Медленные входные сигналы отфильтрованы от дребезга?

Я не знаю ,как сравнить по быстродействию Cyclone IV и Zynq.Что такое " описание к модулям"? RTL симуляция всего проекта не делалась,только отдельных частей.

[Aldec 0]

Если спеки прописаны под один плис и все работает, то это не значит что эти же спеки заведутся на другом.

[Сергей СС 0]

Здравствуйте, если еще актуально, можете мне подробности в лс, опыт с Zynq есть, есть киты и vivado 2014.4