mr.fpgaer 0 26 сентября, 2018 Опубликовано 26 сентября, 2018 · Жалоба Доброго времени суток. Стоит задача подключить ацп ad9680 к плис kintex 7 по указанному в названии интерфейсу. Это одно моих первых серьезных заданий, очень трудно разобраться с чего начать. Информации в виде юзер гайдов и дата шитов просто неперевариваемое количество, непонятно какая часть информации поможет приступить к выполнению задачи. Для реализации требуется настройка функционального модуля gtx в кор генераторе, настроек там под сотню... может кто-то сможет подсказать, как настроить так, чтобы хотя бы запустить модуль в тестовом режиме, например прогнать адины от ацп в плис. Может знающие люди укажут на уже существующие инструкции по настройке? Буду благодарен за любые Советы. По теме, конечно же. И ещё вопрос, когда в кор генераторе выбираю интерфейс jesd, вылезает только название jesd204, без буквы b. Есть ли какие либо нюансы Настройки, связанные с этой особенностью? Заранее спасибо! Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
alexadmin 0 26 сентября, 2018 Опубликовано 26 сентября, 2018 · Жалоба Для реализации требуется настройка функционального модуля gtx в кор генераторе, настроек там под сотню... может кто-то сможет подсказать, как настроить так, чтобы хотя бы запустить модуль в тестовом режиме, например прогнать адины от ацп в плис. Хм. У Xilinx есть готовое ядро JESD, можно пользоваться им если готовы приобрести лицензию. Если нет - есть бесплатное ядро JESD Phy, которое берет на себя все вопросы настройки трансиверов, остается только прикрутить несложную логику.Еще у самого AD есть открытое ядро JESD на верилоге, можно на него посмотреть. PS The Xilinx JESD204 core is a fully tested Physical and Data Link Layer block designed to JEDEC JESD204B specifications Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Darky777 0 26 сентября, 2018 Опубликовано 26 сентября, 2018 (изменено) · Жалоба Доброго времени суток. Стоит задача подключить ацп ad9680 к плис kintex 7 по указанному в названии интерфейсу. Это одно моих первых серьезных заданий, очень трудно разобраться с чего начать. Информации в виде юзер гайдов и дата шитов просто неперевариваемое количество, непонятно какая часть информации поможет приступить к выполнению задачи. Для реализации требуется настройка функционального модуля gtx в кор генераторе, настроек там под сотню... может кто-то сможет подсказать, как настроить так, чтобы хотя бы запустить модуль в тестовом режиме, например прогнать адины от ацп в плис. Может знающие люди укажут на уже существующие инструкции по настройке? Буду благодарен за любые Советы. По теме, конечно же. И ещё вопрос, когда в кор генераторе выбираю интерфейс jesd, вылезает только название jesd204, без буквы b. Есть ли какие либо нюансы Настройки, связанные с этой особенностью? Заранее спасибо! Как раз недавно этим же занимался :) Предлагаю изначально воспользоваться коркой Ibert у ксайлинкса. В нем будет фича, обнаружение псевдослучайноых последовательностей 7-bit PN sequence. В ацп тоже по SPI настройте в регистре нужном на 7-bit PN sequence и все необходимое для включения тест мода у ацп. Как залинкуются все лэйны, можно дальше идти дальше и работать с jesd. Если разбираться в теории, то мне понравился документ у тексаса. Изменено 26 сентября, 2018 пользователем Darky Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
shide_3 0 5 июля, 2019 Опубликовано 5 июля, 2019 · Жалоба On 9/26/2018 at 1:31 PM, alexadmin said: есть бесплатное ядро JESD Phy, которое берет на себя все вопросы настройки трансиверов, остается только прикрутить несложную логику. бесплатное Ли? :) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Flood 13 5 июля, 2019 Опубликовано 5 июля, 2019 · Жалоба 14 минут назад, shide_3 сказал: бесплатное Ли? :) JESD204 PHY - бесплатная (точнее, стоимость включена в цену Vivado). Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
shide_3 0 5 июля, 2019 Опубликовано 5 июля, 2019 · Жалоба 2 minutes ago, Flood said: JESD204 PHY - бесплатная (точнее, стоимость включена в цену Vivado). но не web Edition? Я просто смотрю, там кнопка "Order" на эту корку Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
1891ВМ12Я 0 12 июля, 2021 Опубликовано 12 июля, 2021 · Жалоба On 7/5/2019 at 5:12 PM, Flood said: JESD204 PHY - бесплатная (точнее, стоимость включена в цену Vivado). Не подскажете, а где ее брать, есть вивадо, но в каталоге phy для jesd204 не виднеется. Про платную корку то понятно, а вот PHY отсутствует, хотя лицензией обеспечен. Это устанавливается дополнительно? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
RobFPGA 34 12 июля, 2021 Опубликовано 12 июля, 2021 · Жалоба Приветствую! На сколько помню при конфигурации JESD204 корки в Vv выбираете "only PHY" . Будет сгенерирован бесплатный враппер для MGT PHY. Удачи! Rob. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
vitus_strom 0 13 июля, 2021 Опубликовано 13 июля, 2021 · Жалоба Посмотрите у Аналог Девайсез есть проект phy/link layer (при GPL лицензии даже бесплатный) если повезет может быть и проект на ваш чип . Есть разница между A/B/C спецификациями я так понимаю у зайлинкса поддержка B/C. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
likeasm 0 13 июля, 2021 Опубликовано 13 июля, 2021 · Жалоба 21 hours ago, AVR said: Не подскажете, а где ее брать, есть вивадо, но в каталоге phy для jesd204 не виднеется. Про платную корку то понятно, а вот PHY отсутствует, хотя лицензией обеспечен. Это устанавливается дополнительно? JESD204 PHY в Vivado 19.1 Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
1891ВМ12Я 0 13 июля, 2021 Опубликовано 13 июля, 2021 · Жалоба 5 hours ago, likeasm said: JESD204 PHY в Vivado 19.1 т.е. начиная с с 19.1+ ? У меня 2018.3 Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
blackfin 27 13 июля, 2021 Опубликовано 13 июля, 2021 · Жалоба 8 minutes ago, AVR said: т.е. начиная с с 19.1+ ? У меня 2018.3 Она есть уже в версии 2016.4 Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Koluchiy 0 19 июля, 2021 Опубликовано 19 июля, 2021 · Жалоба Кто-нибудь пояснит, какое отношение сабж имеет к телекому или там вирелессу? :-) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
RobFPGA 34 19 июля, 2021 Опубликовано 19 июля, 2021 · Жалоба Приветствую! Ну как минимум многая периферия типа ADC/DAC используемая для этих приложений имеют данный интерфейс. Удачи! Rob. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
1891ВМ12Я 0 22 июля, 2021 Опубликовано 22 июля, 2021 · Жалоба On 7/13/2021 at 8:32 PM, blackfin said: Она есть уже в версии 2016.4 Понятно, спасибо, нашел но не в web/lite (забыл как точно) edition. Еще если можно вопрос. Вот допустим у нас тактовая частота оцифровки сигнала в АЦП 91.33 МГц 14 бит. Какова же должна быть скорость интерфейса JESD204B? Допустим берем 2 дорожки по 4 гигабита, как же пойдут тогда данные от такой вот неровой частоты. Буду пробелы в потоке данных? Допустимо ли менять частоту оцифровки АЦП при сохранении частоты интерфейса? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться