toshas 0 10 апреля, 2018 Опубликовано 10 апреля, 2018 · Жалоба Встречаем: https://www.xilinx.com/support/documentatio...all-license.pdf Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Doka 4 17 апреля, 2018 Опубликовано 17 апреля, 2018 · Жалоба глянул whats new, не густо, из новых кристаллов: * UltraScale+ HBM * UltraScale+ RFSоС * Spartan-7 много фишечек касаемо Model Composer и HLS Vivado Simulator • Improve your verification time by visualizing the call stack, the stack frame and scoped variables with three new windows available in Vivado Simulator. RTL Synthesis • User encoded states will now persist even if there are DONT_TOUCH or MARK_DEBUG attributes present. • Reduce DSP utilization in MACs by applying attributes in the RTL or constraints in the XDC file by using the new DSP folding feature. • Automatically infer Read-Write Address collision glue logic by applying attributes to BRAMs. - ниочём ...Где-то смогли улучшить Fmax на 4..5% Из интересного: * For faster design closure, direct opt_design to target specific timing failures and netlist complexity. * If you do not require repeatable results, you can use the route_design -ultrathreads option to speed up the router. Runtime savings are dependent on design and device size. * Support for Xilinx Virtual Cable (XVC) communication used for remote debugging * Multiple/Separate Debug Networks - allows users to create physically separate debug networks Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
RobFPGA 30 17 апреля, 2018 Опубликовано 17 апреля, 2018 · Жалоба Приветствую! ... Из интересного: * For faster design closure, direct opt_design to target specific timing failures and netlist complexity. * If you do not require repeatable results, you can use the route_design -ultrathreads option to speed up the router. Runtime savings are dependent on design and device size. Интересно - надо будет посмотреть что это такое * Support for Xilinx Virtual Cable (XVC) communication used for remote debugging ... Так это вроде и в 17.4 работает - как раз вот дебажу железку в паре тысяч км от меня через XVC и PCIe->AXI_BSCAN. Успехов! Rob. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
RobFPGA 30 18 апреля, 2018 Опубликовано 18 апреля, 2018 · Жалоба Приветствую! Увы в бочке красивого меда традиционно оказалась ложка (ой ли?) неприятного вещества темного цвета. :crying: При upgrade JESD корки в версии 18.1 перестал работать JESD PHY - нет захвата QPLL, не проходит ресет PHY. Придется разбиратся Удачи! Rob. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Koluchiy 0 25 апреля, 2018 Опубликовано 25 апреля, 2018 · Жалоба Партишензы в Design mode не прикрутили? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
dmitry-tomsk 0 1 мая, 2018 Опубликовано 1 мая, 2018 · Жалоба У меня при добавлении rtl модуля с hdl атрибутом INTR для IP интегратора - 2018.1 вылетает. В 2017.4 такого не было. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Koluchiy 0 4 мая, 2018 Опубликовано 4 мая, 2018 · Жалоба Партишензы в Design mode не прикрутили? Похоже, что нет. В UG905 добавилась такая строчка: without changes from 2017.2. Псы! Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Pavel Proskura 1 8 августа, 2023 Опубликовано 8 августа, 2023 · Жалоба В 18.04.2018 в 10:53, RobFPGA сказал: Приветствую! Увы в бочке красивого меда традиционно оказалась ложка (ой ли?) неприятного вещества темного цвета. :crying: При upgrade JESD корки в версии 18.1 перестал работать JESD PHY - нет захвата QPLL, не проходит ресет PHY. Придется разбиратся Удачи! Rob. Добрый день! Столкнулся один в один с проблемой как у Вас, только версия Vivado 19.1. Подскажите есть какое то решение как заставить работать данный IP core? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться