[fill 2]

Как учитывается (и учитывается ли) Pin Delay при моделировании вообще и в DDR Batch Simulation в частности? Насколько вижу никак не учитывается, отсюда вопрос - а как учесть?

[Uree 1]

Видел я этот файл и его содержимое... вот только данные в нем не особо соотносятся с тем, что есть в плате. Собственно поэтому и вопрос возник.

[yes 5]

предполагаю, что это должно быть в ibis модели.

также есть такой параметр как speed grade (или как-то так, сейчас нет гиперлинкса под рукой) микросхем и он влияет на результаты симуляции - времена (вычисление бюджета) и fail/pass соответственно

[Uree 1]

Нет, в ИБИСе непосредственных данных о pin delay нет.

 

А по поводу speed grade могу ошибаться, но там скорее речь о внутренних скоростных возможностях чипа идет(FPGA, памяти). Но на модель буфера(драйвера) оно не влияет. Да и нет в списке моделей поделенных на разные скорости, только тип буфера/драйвера, напряжение, токовые возможности, сопротивления... Еще slew rate есть, но там без вариантов - для DDR3 только fast может быть.

[Aner 3]

Нет, в ИБИСе непосредственных данных о pin delay нет.

 

А по поводу speed grade могу ошибаться, но там скорее речь о внутренних скоростных возможностях чипа идет(FPGA, памяти). Но на модель буфера(драйвера) оно не влияет. Да и нет в списке моделей поделенных на разные скорости, только тип буфера/драйвера, напряжение, токовые возможности, сопротивления... Еще slew rate есть, но там без вариантов - для DDR3 только fast может быть.

Разве недостаточно по DDR3/3L/4... в JEDEC Standard описано? Мне как то хватает. Или у вас DDR3 не по стандарту выполнен? Вряд ли.

[Uree 1]

По требованиям Альтеры все сделано. И оно работает и тесты проходит, в смысле измерения сделаны и они Pass. А вот DDR3 batch утверждает, что это Bad signal :)

Не знаю, может быть *.v файлы нужно править под наш контроллер, чтобы анализатор правильно все проверил.

[yes 5]

Нет, в ИБИСе непосредственных данных о pin delay нет.

 

А по поводу speed grade могу ошибаться, но там скорее речь о внутренних скоростных возможностях чипа идет(FPGA, памяти).

 

ну а разве это не является pin delay-ем? то есть имеем три задержки fast, typ, slow (если они не в модели, то значит их знает сам гиперлинкс - вариантов не много и они стандартизированы) в зависимости от условий (угла) берем нужную задержку и вычитаем из бюджета - я так понимаю, что смысл этого ddr batch mode в том и состоит, что результаты симуляции сравниваются с бюджетом, учитывающим задержки в микросхемах, автоматически, а не пользователем вручную на калькуляторе

 

знать задержки может для микросхем памяти, а контроллер ПЛИС/процессор - видимо нужно как-то добавлять, тут я еще не разобрался

[fill 2]

Видел я этот файл и его содержимое... вот только данные в нем не особо соотносятся с тем, что есть в плате. Собственно поэтому и вопрос возник.

1. Почитайте внимательно документацию, там явно написано что стандартный файл формируется софтом самостоятельно и перезаписывается при каждом старте, но если создать файл с собственным именем, то задержки будут браться из него и он не перезаписывается.

2. Я не сильный спец. по SI, но мыслим логически

- как правило IBIS файл создается на основе измерений реальной микросхемы, т.е. содержащиеся там значения получаются непосредственно на выводах корпуса микросхемы, соответственно уже учитывают внутреннюю задержку проводков от кристалла до вывода корпуса.

- в IBIS есть также есть значения R\L\C для каждого пина, что тоже, насколько я понимаю, должно формировать некоторые задержки фронтов.

 

 

3. В конце концов можно перейти в LineSim и добавить передающую линию (Simple) введя нужные параметры задержки.

[Aner 3]

По требованиям Альтеры все сделано. И оно работает и тесты проходит, в смысле измерения сделаны и они Pass. А вот DDR3 batch утверждает, что это Bad signal :)

Если считает это проблема в Hyperlynx DDR batch simulation, и у вас лицензия то должны ответить в течении 3 дней. Все может быть просто, в Hyperlynx в той версии у вас, не выполнил в полном объёме JEDEC.

 

...

- в IBIS есть также есть значения R\L\C для каждого пина, что тоже, насколько я понимаю, должно формировать некоторые задержки фронтов.

да, эта задержка вычисляется как корень квадратный из С*L.

[Uree 1]

ну а разве это не является pin delay-ем? то есть имеем три задержки fast, typ, slow (если они не в модели, то значит их знает сам гиперлинкс - вариантов не много и они стандартизированы) в зависимости от условий (угла) берем нужную задержку и вычитаем из бюджета - я так понимаю, что смысл этого ddr batch mode в том и состоит, что результаты симуляции сравниваются с бюджетом, учитывающим задержки в микросхемах, автоматически, а не пользователем вручную на калькуляторе

 

Нет, это именно slew rate, т.е. скоростные возможности драйвера, время нарастания/спада сигнала. К доп. задержке на конкретном пине отношения не имеющие.

 

fill

1. Идею с DDR3Delays_autogenerated.txt я понял, но разбираться нет смысла - идея была попробовать этот автомат "как есть". Если нужно "допиливать", то обойдемся, на это в скедуле время не предусмотрено.

2. Да, по правильному IBIS должен генериться Quartus-ом(в данном конкретном случае) как результат проекта. Но проект этот делается не нами, а самим клиентом(мы как hardware ODM в данном случае выступаем), поэтому целевого IBIS-a у меня нет. Я его вручную составил, прописав таблицу пинов и собрав драйвера к ним. Поэтому же нет RLC-параметров для каждого пина, а есть только typical для этого корпуса. Но Pin Delay прописаны в проекте PCB, и у меня такое впечатление, что они не видны в HL, но учитываются в зависимости от используемого симулятора - при просмотре сигналов простым скопом видна отчетливая разница между данными на приемнике(т.е. просчитывается только задержка на трассе), а вот в EZwave сигналы собраны как и положено, с расбросом менее 10пс (т.е. просчитана сумма трасса + Pin Delay). Ну и в EZwave я смотрю сигналы на die, чего нет в скопе(да, в нем тоже можно выбирать тип симулятора, но специально этого не делал используя настройки по умолчанию).

3. Согласен, можно много чего помоделить, и даже пощупал такую возможность, но времени на это уходит порядочно, по крайней мере поначалу.

 

Идея была посмотреть на возможности Hyperlynx, время на это необходимое и подумать о его дальнейшем использовании. Так что офф. саппорт на данный момент в расчет не берется...

 

да, эта задержка вычисляется как корень квадратный из С*L.

 

В общем случае из этих параметров можно посчитать импеданс линии, а вот длину не получится - не хватает данных.

[Aner 3]

...

Идея была посмотреть на возможности Hyperlynx, время на это необходимое и подумать о его дальнейшем использовании. Так что офф. саппорт на данный момент в расчет не берется...

 

В общем случае из этих параметров можно посчитать импеданс линии, а вот длину не получится - не хватает данных.

может я вашу мысль потерял уже... Какую длину выхотите посчитать? Если при выравнивании, то у FPGA/SoC от кристала до шарика все дает производитель. Для чипов памяти DDR3* этого не требуется, у них все приведено к шарикам по нулям. А что еще нужно?

[EvilWrecker 0]

Не вдаваясь в комментирование основного вопроса(в теме начисто отсутствуют люди которые серьезно занимаются и понимают софт под SI :laughing: ), хочу обратиться к Uree- насколько я могу понять, вы работаете в аллегро и референсы у вас интеловские/альтеровские. Это значит что имеет большой смысл взглянуть на HFSS/Siwave- там прямой порт на уровне .brd плюс интерфейс такого уровня проработки что как минимум основу можно понять методом тыка. Что характерно, там удобно сделано все- и SI и PI и тепло.

 

Можно глянуть в сторону ADS, но как по мне он более полезен для профессий типа Sr. Backplane Architect и Principal SI Engineer, причем более на "верхнем"(системном) уровне проектирования.

 

Для остальных, на всякий случай хороший документ

[Uree 1]

Будет время - буду смотреть и на другой софт. Пока начал с HL, потому как уже имел с ним дело раньше, ну и хотелось посмотреть, что он может сейчас.

 

А с документа этого вчера и начинал поиск инфы о подробностях IBIS моделей.

[fill 2]

В общем случае из этих параметров можно посчитать импеданс линии, а вот длину не получится - не хватает данных.

Так длину учитывать это вообще бессмысленно. Посмотрите на пример

длина одинаковая, но задержка то разная. Причем если по трассам платы задержку можно посчитать в анализаторе, то во что превращается длина внутри корпуса с точки зрения задержки знает только производитель. Ну добавили вы 10мм как длину пина и что? Как это отразится сточки зрения конкретного времени прихода сигнала на приемник?

[EvilWrecker 0]

Так длину учитывать это вообще бессмысленно.

+

Ну добавили вы 10мм как длину пина и что? Как это отразится сточки зрения конкретного времени прихода сигнала на приемник?

Ну ясно Электроникс конечно той еще помойкой стал Но да и ладно, по поводу:

А с документа этого вчера и начинал поиск инфы о подробностях IBIS моделей.

Так я потому и написал для "остальных", да и вконце концов с тем же документом в результатах поиска идут намеки