addi II 0 19 февраля, 2018 Опубликовано 19 февраля, 2018 · Жалоба Здравствуйте! Подскажите пожалуйста, кто знает, самый простой способ на verilog описать posedge n negrdge не клокового тактового сигнала Загвозка как описать предыдущее состояние так чтобы понял синтезатор\ Я как уже не пробовал но вивадовский синтезатор не понимат ( Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
1891ВМ12Я 0 19 февраля, 2018 Опубликовано 19 февраля, 2018 · Жалоба Загвозка как описать предыдущее состояние так чтобы понял синтезатор\ Я как уже не пробовал но вивадовский синтезатор не понимат ( Синтезатор может не понимать, если ПЛИС не поддерживает такой режим работы. Кто сказал, что там ячейка не работает либо только от posedge либо только negedge? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Flip-fl0p 4 19 февраля, 2018 Опубликовано 19 февраля, 2018 · Жалоба В простейшем случае находите обычным детектором фронта передний фронт сигнала, и задний фронт сигнала. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
RobFPGA 33 19 февраля, 2018 Опубликовано 19 февраля, 2018 · Жалоба Приветствую! ... Подскажите пожалуйста, кто знает, самый простой способ на verilog описать posedge n negrdge не клокового тактового сигнала Загвозка как описать предыдущее состояние так чтобы понял синтезатор\ Я как уже не пробовал но вивадовский синтезатор не понимат ( Вы бы чуть яснее объяснили что хотите. А то не только синтезатор но и экстрасенсы в замешательстве. Вам нужно выделить фронты входного сигнала din? Если да то тогда так: logic din_old; logic din_pos; logic din_neg; assign din_pos = din && ~din_old; assign din_neg = ~din && din_old; always_ff @(posedge clk) begin din_old <= din; end Естественно предполагается что din уже засинхронизирован на clk. Удачи! Rob. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться