[doom13 0]

А что Вы хотели увидеть, это отчет из поста 3 с Вашими ограничениями.

Я пытаюсь понять почему вручную можно добиться корректной работы на 400 МГц (хотя бы отсутствие ошибок по таймингам), а автоматом он этого не делает?

 

Ссори, не мне вопрос, не заметил:)

 

Не увидел настроек Fitter_effort и optimization_technique. Не знаю, каким образом может повлиять настройка smart_recompile, если менять только ограничения, по идее - никак.

Тут что-то не могу найти, где оно настраивается или просто в QSF надо прописать?

 

Если речь идет о пути сигнала reg_B->sum1, то есть еще путь от B до reg_B - о нем мне ничего не известно - укорачивая путь описанным образом от reg_B до sum1 Вы удлиняете путь от B до reg_B.

Речь о нем, да, удлинняю путь B->reg_B, но на него оно не ругается.

[bogaev_roman 0]

Я пытаюсь понять почему вручную можно добиться корректной работы на 400 МГц (хотя бы отсутствие ошибок по таймингам), а автоматом он этого не делает?

 

Ссори, не мне вопрос, не заметил:)

Вы приведите отчет после ручного размещения ресурсов с отчетом об отсутствии ошибок (для варианта без ограничений на входные/выходные порты или их для анализа пока закройте - set_false_patch), просто кроме слов это тоже пока ничем не подкреплено.

Тут что-то не могу найти, где оно настраивается или просто в QSF надо прописать?

assignements->settings, дальше настройки фиттера и синтеза (окна могут меняться в зависимости от версии квартуса). Среди настроек - основное - синтез и оптимизация по скорости/площади/мощности, но самое главное - настройка фиттера - при fast может вообще забить на ограничения, там главное побыстрее все распихать. Но вообще интересный момент - это основные настройки и они должны быть прописаны в .qsf.

Речь о нем, да, удлинняю путь B->reg_B, но на него оно не ругается.

В этом месте может быть глюк - Вы ограничения на вход в этой версии не задаете, поэтому квартусу пофиг на задержку до триггера, но, с другой стороны, по умолчанию он старается, по возможности, минимизировать длину путей. Я бы посоветовал для начала принудительно закрыть путь для анализа и считать этот путь асинхронным - set_false_patch.

[doom13 0]

Если проектик скачать (или заново создать), то можно эту штуку затестить, у меня QII v16.1 используется. Отчет в картинках

[doom13 0]

assignements->settings, дальше настройки фиттера и синтеза (окна могут меняться в зависимости от версии квартуса). Среди настроек - основное - синтез и оптимизация по скорости/площади/мощности, но самое главное - настройка фиттера - при fast может вообще забить на ограничения, там главное побыстрее все распихать. Но вообще интересный момент - это основные настройки и они должны быть прописаны в .qsf.

Настройки:

 

Не увидел настроек Fitter_effort и optimization_technique. Не знаю, каким образом может повлиять настройка smart_recompile, если менять только ограничения, по идее - никак.

Optimization Technique - Balanced

Fitter Effort - Auto Fit

[ViKo 1]

Так покажите уже файлы sta.rpt для обоих своих вариантов - размещенного автоматически и передвинутого вручную.

[doom13 0]

Так покажите уже файлы sta.rpt для обоих своих вариантов - размещенного автоматически и передвинутого вручную.

Этот файл не меняется при ручных изменениях в Chip Planner-e.

[warrior-2001 0]

Этот файл не меняется при ручных изменениях в Chip Planner-e.

 

Так а с чего вы тогда решили, что после модификации размещения на чипе регистров вы вытянули требуемую частоту?

[Flip-fl0p 4]

 

Так а с чего вы тогда решили, что после модификации размещения на чипе регистров вы вытянули требуемую частоту?

Так ведь симуляция должна производиться по существующему net-листу. Соответственно если были внесены изменения в этот net-лист путём ручного перетаскивания элементов - то и должны изменится задержки - и, как следствие, результаты симуляции Timequest.

[ViKo 1]

И как следствие, меняется отчет.

[doom13 0]

Так а с чего вы тогда решили, что после модификации размещения на чипе регистров вы вытянули требуемую частоту?

Проект компилируется с ругательством на один path. В чиппланере перетаскиваю ячейку (расположение которой мне не нравится), нажимаю кнопку Check and Save All Netlist Changes, стартует Fitter и Assembler, запускаю TimeQuest - Report Top Failing Paths теперь ошибок не показывает (!!!), нахожу путь на который ранее ругалось и с ним всё ОК (см. рисунки выше). Report Fmax Summary показывает, что Fmax стала 446,63 MHz (!!!). Что-то в этих действиях не так?

 

Так ведь симуляция должна производиться по существующему net-листу. Соответственно если были внесены изменения в этот net-лист путём ручного перетаскивания элементов - то и должны изменится задержки - и, как следствие, результаты симуляции Timequest.

Вот! И я так считаю!

 

И как следствие, меняется отчет.

Скачайте два файла (первый пост), соберите проект, посмотрите, какие файлы меняются (минутное дело).

[ViKo 1]

А файлы отчета показать - не минутное дело?

[doom13 0]

А файлы отчета показать - не минутное дело?

А запрошенный Вами файл отчета прикреплен выше, и он не меняется.

[ViKo 1]

А запрошенный Вами файл отчета прикреплен выше, и он не меняется.

Не понимаю. Их же два разных должно быть? Тот файл, что blackfin раньше спрашивал. Только до ваших манипуляций и после.

[doom13 0]

Не понимаю. Их же два разных должно быть? Тот файл, что blackfin раньше спрашивал. Только до ваших манипуляций и после.

:cranky:, файл *.sta.rpt не меняется при изменениях в чиппланере.

 

1. Вы не привели настройки для квартуса(синтез/фиттер).Может автофит стоит.

Auto Fit даёт самый лучший результат - ошибка по одному path-у, Fast Fit - это опа, больше всего ошибочных path-ов.

 

[ViKo 1]

Запустите Design Space Explorer, и он "ператрахнёт" ваш проект несколько раз, и уложит в требования. Возможно.