ViKo 1 28 июля, 2017 Опубликовано 28 июля, 2017 · Жалоба Я за SystemVerilog. Чем меньше букв, тем лучше. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
krux 8 28 июля, 2017 Опубликовано 28 июля, 2017 · Жалоба херня на постном масле. вы внимательно посмотрите, переключитесь на вкладки Jobs и Trending этого spectrum.ieee.org, и поймите уже наконец, что реальной разницы нет. Разница есть только в компаниях, часть из которых полностью завязана на разработках на Verilog, а часть - на разработках на VHDL. При этом я более чем уверен, что верификация RTL в больших и особо больших проектах ушла в SystemC, и ни к Verilog, ни к VHDL отношения уже не имеет. Просто потому что тренд такой. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
VCucumber 0 28 июля, 2017 Опубликовано 28 июля, 2017 · Жалоба SystemC что нажать в изе иде, чтобы переключить компилятор в вystemc для спартанца 3 или хотя бы 6 ? или хотя бы systemverilog ? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Dr.Alex 0 28 июля, 2017 Опубликовано 28 июля, 2017 · Жалоба Когда полностью контролируемая цифровая схемотехника получается без захода в HDL, мутные симуляторы и тестбенчи, сразу работает в железе, возникает вопрос, а зачем нужно это г-но мамонта, которое мешает заниматься непосредственно задачей. Так только НИР сделать можно. Купить 1000-й виртекс за 100500 килорублей, поставить его в 19" стойку и показать начальству. А как дойдёт до зарабатывания денег...... сразу же найдутся конкуренты, которые таки умеют писать на говне мамонта и умеют класть субоптимальные алгоритмы на конкретную архитектуру так, что сделают то же самое в спичечном коробке. И тщу себя надеждой, что буду одним из них. Да собсно для некоторых уже давно и являюсь. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
petrov 7 28 июля, 2017 Опубликовано 28 июля, 2017 · Жалоба Так только НИР сделать можно. Купить 1000-й виртекс за 100500 килорублей, поставить его в 19" стойку и показать начальству. А как дойдёт до зарабатывания денег...... сразу же найдутся конкуренты, которые таки умеют писать на говне мамонта и умеют класть субоптимальные алгоритмы на конкретную архитектуру так, что сделают то же самое в спичечном коробке. Да всё то же самое делается, что и на говне мамонта, только без говна мамонта и в окружении приспособленном для решения задачи. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
lexus.mephi 0 29 июля, 2017 Опубликовано 29 июля, 2017 · Жалоба При этом я более чем уверен, что верификация RTL в больших и особо больших проектах ушла в SystemC, и ни к Verilog, ни к VHDL отношения уже не имеет. Просто потому что тренд такой. Тренд как раз - это SystemVerilog в связке с методологиями верификации (UVM, OVM и т.д.). Чтобы быть в чем-то уверенным - надо сначала попробовать. SystemC не используют, как основной инструмент верификации RTL. Это инструмент имитационного моделирования цифровой аппаратуры. Эффективен при развитом рынке IP-ядер, когда вместе с этими самыми IP-ядрами поставляются модели на SystemC. Можно собрать имитационную модель, например, будущей Системы-на-Кристалле. Посмотреть хватает ли памяти, пропускной способности. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Alexxxxey 0 31 июля, 2017 Опубликовано 31 июля, 2017 · Жалоба Популярность Verilog и VHDL можно оценить по числу репохиториев на гитхабе: Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Maverick_ 15 31 июля, 2017 Опубликовано 31 июля, 2017 · Жалоба Заканчиваем офтоп Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
el.d 0 3 августа, 2017 Опубликовано 3 августа, 2017 · Жалоба И схемы современные есть. Когда полностью контролируемая цифровая схемотехника получается без захода в HDL, мутные симуляторы и тестбенчи, сразу работает в железе, возникает вопрос, а зачем нужно это г-но мамонта, которое мешает заниматься непосредственно задачей. Голосую за человеческий синтаксис VHDL. А вы пробовали хоть раз на VHDL загрузить из файла, например, тестовые воздействия или коэффициенты фильтра? И чтобы последнее еще и синтезируемое было. Вот уж где "человеческий" синтаксис! Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
petrov 7 3 августа, 2017 Опубликовано 3 августа, 2017 · Жалоба А вы пробовали хоть раз на VHDL загрузить из файла, например, тестовые воздействия или коэффициенты фильтра? И чтобы последнее еще и синтезируемое было. Вот уж где "человеческий" синтаксис! Любой HDL анахронизм для таких задач, сейчас я отлаживаю всё это в матлабе не редактируя HDL, без написания дурацких тестбенчей с подгрузкой из файлов и формирования этих файлов, сгенерированный HDL как промежуточный формат идёт напрямую в квартус, и всё сразу работает. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Maverick_ 15 3 августа, 2017 Опубликовано 3 августа, 2017 · Жалоба А вы пробовали хоть раз на VHDL загрузить из файла, например, тестовые воздействия или коэффициенты фильтра? И чтобы последнее еще и синтезируемое было. Вот уж где "человеческий" синтаксис! Делал, не раз. Вы попробуйте на китайском поговорить/писать, тяжело? 1/6 человечества говорит же Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
el.d 0 6 августа, 2017 Опубликовано 6 августа, 2017 · Жалоба Любой HDL анахронизм для таких задач, сейчас я отлаживаю всё это в матлабе не редактируя HDL, без написания дурацких тестбенчей с подгрузкой из файлов и формирования этих файлов, сгенерированный HDL как промежуточный формат идёт напрямую в квартус, и всё сразу работает. Вы работаете с m фаилами Матлаба или в Симулинке? Делал, не раз. Вы попробуйте на китайском поговорить/писать, тяжело? 1/6 человечества говорит же Я тоже делал, и тоже не раз. В VHDL для этого надо писать громоздкую неудобную функцию. В Verilog это делается одной строчкой. "Зачем есть капусту, когда можно есть картошку?"(с) По поводу китайского - это их родной язык. В случае с VHDL/Verilog ни о каком "родном" происхождении речи нет. По хорошему, надо знать оба. Я начинал с VHDL, не так давно начал познавать дзен с Verilog и буду постепенно переходить на него. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
petrov 7 6 августа, 2017 Опубликовано 6 августа, 2017 · Жалоба Вы работаете с m фаилами Матлаба или в Симулинке? Симулинк. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
andrew_b 16 6 августа, 2017 Опубликовано 6 августа, 2017 · Жалоба Я тоже делал, и тоже не раз. В VHDL для этого надо писать громоздкую неудобную функцию. В Verilog это делается одной строчкой. "Зачем есть капусту, когда можно есть картошку?"(с)Ну и как часто вам надо что-то загружать из файла? По сто раз на дню, что ли? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
el.d 0 7 августа, 2017 Опубликовано 7 августа, 2017 (изменено) · Жалоба Симулинк. И он умеет, например, блоки matlab function преобразовывать в HDL? Ну и как часто вам надо что-то загружать из файла? По сто раз на дню, что ли? Конечно нет, но пришлось потратить время, чтобы разобраться и написать. В случае с Верилогом у меня это заняло не больше 2 минут - загуглить и скопировать одну строчку. Изменено 7 августа, 2017 пользователем el.d Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться