[zombi 0]

Потому что через ж..пу - но работает.

т.е. Ваши тесты идут.

Осталось еще на оригинальной прошивке проверить

 

[manul78 4]

т.е. Ваши тесты идут.

Осталось еще на оригинальной прошивке проверить

 

Завтра проверю. :)

 

Кстати, по поводу того как работает 74HC573...

 

 

 

 

Вы это имели в виду, что "мусорные" значения остаются на входах до полного перехода LE в "ноль" ?

 

И что мне это даст ?

 

Используя интерфейс внешней памяти 8515 я могу оперировать только дополнительными циклами удержания RD RW, ну Bus Keeper ещё...

Изменено 18 апреля, 2017 пользователем manul78

[zombi 0]

"мусорные" значения остаются на входах до полного перехода LE в "ноль" ?

Откуда Вы это взяли?

[rx3apf 0]

Я бы в такой ситуации, прежде чем играться с тестированием всего массива, зациклил бы одну пару операций запись-чтение и скопом ее родимую, скопом. Все времянки, как и что. И для полного счастья шину данных (один бит хотя бы) на полпитания притянул бы, чтобы отличать реальный вывод данных от Z-состояния.

 

Да, и о SRAM - быструю статику можно поискать на старых ненужных "четверках".

[zombi 0]

И что мне это даст ?

Вы сами что-то предположили неизвестно чем руководствуясь и спрашиваете что Вам это даст... Да я понятия не имею!

 

[manul78 4]

Я бы в такой ситуации, прежде чем играться с тестированием всего массива, зациклил бы одну пару операций запись-чтение и скопом ее родимую, скопом. Все времянки, как и что. И для полного счастья шину данных (один бит хотя бы) на полпитания притянул бы, чтобы отличать реальный вывод данных от Z-состояния.

 

Да, и о SRAM - быструю статику можно поискать на старых ненужных "четверках".

 

 

Я уже приводил скрин в чём была проблема. Причём каждый раз в совершенно разных адресах.

 

МК читал с шины младший адрес вместо данных.

 

Устранил я это подключением дополнительного D-триггера, который принудительно каждую процедуру чтения/записи в момент выставления на защёлку младшего адреса переводит входы/выходы микросхемы памяти в Z состояние и туда ничего не попадает. Активируется память только тогда когда на A0-A7 и A8-A15 нходится всё что надо. Никаких переходных процессов ни на шине данных ни на адресной шине память не "чует".

[rx3apf 0]

Вовсе не факт, что читался младший байт адреса. Вполне может быть, что этот байт ЗАПИСЫВАЛСЯ в SRAM (вместо данных), а потом уже читался из SRAM совершенно корректно. И, если бы у меня была задача разобраться, как и что - я сказал, как сделал бы. Чтобы все ж понять, в чем причина, а не шаманить с бубном...

[manul78 4]

 

Upd: Вот за что я уважаю буржуйские форумы, так это то что там посетители максимально кратко и по делу отвечают на поставленные вопросы.

 

Конкретно об ATmega8515.

 

" If you do go with the external ram , be careful of the clock speed.

 

Using a 4 MHz crystal , will require a SRAM with 70 nS access time or less. Also the data latch (74HC573) will have to be from a faster family such as a 74FHC573 if you go beyond 4 MHz. "

 

Т.е. уже для 4 МГц уже нужна 70нс (и менее) память и быстрая "защёлка" серии FHC...

 

Я при помощи "говна и палок" умудрился добиться стабильной работы 70нс памяти на 8 МГц-ах, то есть в 2 раза быстрее. Биты SRW10 и SRW11 у меня на максимуме уже. Дальше некуда.

 

Теперь вопрос к полякам, у которых всё работало на 120нс-ой памяти и 8 МГц-ах...

 

1 машинный такт на 8 МГц-ах = 125нс... "Ногодрыганье" ?

 

Буржуи так прямо и ответили: что это - невозможно.

 

У меня уже чёт одно объяснение напрашивается, что кварц на 7.3728 подключен чисто для отладки,настройки по USART. А на самом деле МК работает от внутреннего генератора на более низких частотах 1 , 2 или 4 МГц...

 

Завтра фьюзы посмотрю. Вот это будет номер...

 

 

 

Вовсе не факт, что читался младший байт адреса. Вполне может быть, что этот байт ЗАПИСЫВАЛСЯ в SRAM (вместо данных), а потом уже читался из SRAM совершенно корректно. И, если бы у меня была задача разобраться, как и что - я сказал, как сделал бы. Чтобы все ж понять, в чем причина, а не шаманить с бубном...

 

Пишет всё чисто. Изначально. Кучу тестов прогнал...

 

Читал криво. Причём в совершенно разных местах каждый прогон теста. Иногда даже вообще без ошибок.

 

 

[zombi 0]

Upd: Вот за что я уважаю буржуйские форумы, так это то что там посетители максимально кратко и по делу отвечают на поставленные вопросы.

Ну конечно буржуйские только правильно всегда говорят.

Это ж не наши теоретики, паяльника никогда не державшие!

 

Т.е. уже для 4 МГц уже нужна 70нс (и менее) память и быстрая "защёлка" серии FHC...

Скорее всего Вас там просто тролят.

 

Теперь вопрос к полякам, у которых всё работало на 120нс-ой памяти и 8 МГц-ах...

Фантастика судя по буржуйскому форуму.

 

Я Вам еще раз повторяю : при тактовой частоте 7.372.800Hz должна работать даже 240-нс память без всяких SRW10 и SRW11.

 

А что за буржуйский форум? просто интересно.

[Baser 5]

Глянул сейчас подробно с цифрами на запись адреса в защелку 74HC573 на шине ATmega8515

Все там нормально до 8МГц (смотрел именно для цифры 8МГц).

Адрес защелкивается по спаду ALE. Шина выдает адрес до спада за >57.5 нс когда ALE высокий.

У 74HC573 propagation delay Dn to Qn <30 ns

+ set-up time Dn to LE 10 ns min

и hold time Dn to LE 5 ns min

 

30 + 10 < 57.5 так что все в допусках.

Это если больше 8 МГц, нужна быстрая защелка.

Так что дело у вас не в регистре защелки.

 

з.ы. времянки памяти не смотрел...

[zombi 0]

так что все в допусках.

И какая максимально медленная память в принципе должна работать, без дополнительных wait states, согласно Ваших расчётов?

[manul78 4]

Так что дело у вас не в регистре защелки.

 

Это я понял уже...

 

 

 

 

 

Замечу, что это как у меня сейчас через триггер и в момент сигнала ALE вход ~CE2 переводит IO памяти в Z состояние. Просто CE1- тупо подтянут к земле. Ошибок нет.

 

 

Базовая схема подразумевает что CE1 тупо посажен на землю, а ~CE2 на шину питания.То есть IO памяти всё время открыты. Что там на них в процессе перехода на шине - одному Богу известно...

Изменено 18 апреля, 2017 пользователем manul78

[zombi 0]

Базовая схема подразумевает что CE1 тупо посажен на землю, а ~CE2 на шину питания.То есть IO памяти всё время открыты.

Во жесть!

Уточните, для себя, каким сигналом открываются IO памяти.

[manul78 4]

Во жесть!

Уточните, для себя, каким сигналом открываются IO памяти.

 

Под "открыты" я имел в виду что они не в высокоомном состоянии, и их входные цепи могут как-то держать заряды. За счет внутреней емкости входов например. Как я еще могу объяснить нахождение на мультиплексированной шине маладшего адреса в момент когда МК уже перевел их с выхода на вход и читает данные?

 

По поводу "уточните", "прочтите", "узнайте" и пр - не надо пожалуйста. Вы считаете что буржуи троллят меня? А по моему троллите меня Вы!

Я создал топик чтобы узнать конкретные соображения по поводу своей проблемы, а не хлебать чей-то снобизм и ответы типа "Где находится Пекин?" - "На Земле... Географический справочник почитайте..."

[Сергей Борщ 119]

По поводу "уточните", "прочтите", "узнайте" и пр - не надо пожалуйста. Вы считаете что буржуи троллят меня? А по моему троллите меня Вы!

Простите, но нога ~OE работает одинаково у всех микросхем - ОЗУ, ПЗУ, регистров, шинных формирователей, дешифраторов (что еще забыл?). И ее описание занимает две-три строчки. Это примерно как 2+2 = 4. Какой реакции на форуме математиков вы ожидаете на вопрос "сколько будет 2+2"?