wolfman 0 22 марта, 2017 Опубликовано 22 марта, 2017 · Жалоба вот мне тоже интересен этот вопрос. поставил галку на VHDL-2008. скомпилировал. ничего не изменинлось. Очень удобно писать, if (ena) then в место if (ena = '1') then. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Maverick_ 15 22 марта, 2017 Опубликовано 22 марта, 2017 · Жалоба Когда подключаю модуль он не показывает все пины. Соответственно при выборе источника клока не могу задать ему клоковый пин. И когда запускаю аналайзер он пишет waiting for clock...и честно ожидает. В окне Node Finder в Look In выбираю модуль (vhd файл). нажимаю на List и внизу появляется спиок всех сигналов и пинов. так некоторые пины и сигналы он не показывает в том числе и клок. стр 5 пункт 3 и 4 Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
andrew_b 14 22 марта, 2017 Опубликовано 22 марта, 2017 · Жалоба Очень удобно писать, if (ena) then в место if (ena = '1') then. Вот это сделано зря. Я, когда вижу, if (ena) then , интуитивно понимаю, что ena имеет тип boolean, если if (ena = 1) then integer, а когда if (ena = '1') then std_logic. Я и на Си так пишу. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Flip-fl0p 4 22 марта, 2017 Опубликовано 22 марта, 2017 · Жалоба Вот это сделано зря. Я, когда вижу, if (ena) then , интуитивно понимаю, что ena имеет тип boolean, если if (ena = 1) then integer, а когда if (ena = '1') then std_logic. Я и на Си так пишу. Как я понял в основном используют VHDL 2008 только для того, чтобы не указывать все сигналы в списке чувствительности. Написать PROCESS (ALL) и забыть. А как оно на моделировании себя ведёт ? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Tausinov 0 22 марта, 2017 Опубликовано 22 марта, 2017 · Жалоба Как я понял в основном используют VHDL 2008 только для того, чтобы не указывать все сигналы в списке чувствительности. Написать PROCESS (ALL) и забыть. А как оно на моделировании себя ведёт ? Как и должно, если VHDL2008 поддерживается, в том и смысл. Или вопрос в другом? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Flip-fl0p 4 22 марта, 2017 Опубликовано 22 марта, 2017 · Жалоба Как и должно, если VHDL2008 поддерживается, в том и смысл. Или вопрос в другом? Да вопрос и был в этом. Я просто запамятовал, что при компиляции в Modelsim можно выбрать версию VHDL. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Nickolas 0 23 марта, 2017 Опубликовано 23 марта, 2017 · Жалоба Пробовал настроить SignalTap Logic Analyzer. Это другое средство. Logic Analyzer Interface позволяет определить тестовые ноги, к которым снаружи подключается логический анализатор, и выводить на них набор заранее заданных сигналов. Причем набор можно менять по JTAG без перепрошивки. Подробнее можно почитать в третьем томе Quartus Handbook - раздел In-System Debugging Using External Logic Analyzers. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться