mirobest 0 25 ноября, 2016 Опубликовано 25 ноября, 2016 · Жалоба Подскажите как проще реализовать FIFO для сопряжения AXI c внешней периферией для Xilinx? Как я вижу встроенные ядра дают на оба порта FIFO либо AXI либо стандартный FIFO интерфейс., а хочется с одной стороны AXI c другой стандартный. Пока вижу реализацию через EPI модуль. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Inanity 1 25 ноября, 2016 Опубликовано 25 ноября, 2016 · Жалоба Направление FIFO укажите, пожалуйста. Т.е. из AXI системы в HDL-периферию данные текут или наоборот? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
mirobest 0 28 ноября, 2016 Опубликовано 28 ноября, 2016 · Жалоба Направление FIFO укажите, пожалуйста. Т.е. из AXI системы в HDL-периферию данные текут или наоборот? Из периферии в АХI. Из периферии в АХI. Правильное решение полагаю использовать FIFO IP generator > AXI Stream Interface , Independent Clock, со стороны периферии использовать сигналы axis_tvalid , axis_tready Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Inanity 1 28 ноября, 2016 Опубликовано 28 ноября, 2016 · Жалоба Правильное решение полагаю использовать FIFO IP generator > AXI Stream Interface , Independent Clock, со стороны периферии использовать сигналы axis_tvalid , axis_tready Да, но мало того, нужно ещё корректно управлять стробом axis_tlast, который будет определять длину транзакции, если, конечно, в этом есть потребность. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
