[des00 25]

А что джиттер? От внешнего источника тактов подаем 50 МГц на вход ПЛИС, далее через PLL формируем 165 МГц и подаем на специализиорованный выход для тактирования внешнего устройства, в данном случае - на ЦАП. Констрейним путь вывода данных. Стандартная схема...

http://cds.linear.com/docs/en/design-note/dn1013f.pdf смотреть Figure-2. Есть похожие документы и для ЦАП

[demon3200 0]

Можете пояснить как формируем 165 МГц через PLL? Так 50*33=1650/10=165? Или иной есть способ? Если нет, тогда возникает вопрос прокачает ли PLL 1,65 ГГц?

Задаете в МегаВизарде входную частоту 50, выходную - 165. Он сам коэффициенты поставит. Вот к примеру мой реально работающий проект: из входной 100 МГц делаю 133 МГц, от которой работает внещняя SDRAM.

При преобразовании используются коэффициенты 13333/10000.

Да, джиттер здесь имеет место быть, как и везде. Но он учитывается в TimeQueste и времянки в проекте выполняются с нужным запасом. Думаю, что и 165 МГц должно нормально развестись.

Во всяком случае, в другом проекте у меня АЦП тактируется от 200 МГц, все работает, никакой джиттер не мешает. При этом 200 МГц получается из входных 32 МГц через коэффициент 25/4.

[blackfin 22]

На восьмибитном ЦАП не будет заметно скорее всего.

"скорее всего" это, конечно, веский аргумент..

 

Внимательно смотрим на рис. 10 из tutorial MT-019:

 

 

Потом внимательно смотрим в Table 30: PLL Specifications for Cyclone V Devices из Cyclone V Device Datasheet

 

 

После чего делаем вывод, что при джиттере 300 ps на выходе PLL от заявленных восьми бит ЦАПа останется от силы три..

 

Как-то так..

 

[des00 25]

После чего делаем вывод, что при джиттере 300 ps на выходе PLL от заявленных восьми бит ЦАПа останется от силы три..

от полосы зависит ;) вдруг там 200МГц ЦАП для постоянного тока

[DmitryR 0]

После чего делаем вывод, что при джиттере 300 ps на выходе PLL от заявленных восьми бит ЦАПа останется от силы три..

Совершенно верно, только джиттера такого там скорее всего не будет. Я запускал от Cyclone IV формирователь коротких импульсов, выдавая на две ноги одну и ту же частоту, сдвинутую в PLL по фазе всего на несколько шагов, и заказчики исследовали этот вопрос очень пристально. Реально джиттер там получался 20-30пс, причём это на обычных лапах, не dedicated.

 

[des00 25]

Совершенно верно, только джиттера такого там скорее всего не будет. Я запускал от Cyclone IV формирователь коротких импульсов, выдавая на две ноги одну и ту же частоту, сдвинутую в PLL по фазе всего на несколько шагов, и заказчики исследовали этот вопрос очень пристально. Реально джиттер там получался 20-30пс, причём это на обычных лапах, не dedicated.

все так, но это зависит от коэффициентов пересчета. Какие нить 5/4, 10/4 будут более/менее норм, а какие нить 1378/998 уже аяяяй

[blackfin 22]

все так, но это зависит от коэффициентов пересчета.

Не только. Зависит также от того, что и как синтезатор расставил на кристалле, а также от того, какие сигналы выходят с соседних пинов.

 

Есть же программы анализа влияния SSN на соседние выводы. Короче, если вендор не гарантирует, полагаться на авось инженер не имеет права.

 

Иначе, Фобосы-Грунты и дальше будут летать мимо Марсов..

[demon3200 0]

все так, но это зависит от коэффициентов пересчета. Какие нить 5/4, 10/4 будут более/менее норм, а какие нить 1378/998 уже аяяяй

Т.е. получается, что нестабильность такта прямо пропорциональна величине коэффициентов пересчета? Как это можно учесть в проекте?

[des00 25]

Не только. Зависит также от того, что и как синтезатор расставил на кристалле, а также от того, какие сигналы выходят с соседних пинов.

 

Есть же программы анализа влияния SSN на соседние выводы. Короче, если вендор не гарантирует, полагаться на авось инженер не имеет права.

Плавали, знаем :) Вообще все нужно считать, если ухудшение SNR допустимо для конкретной системы, то почему бы и нет. Но ИМХО - хороший генератор/синтезатор - разветвитель тактовой, наше все.

 

Т.е. получается, что нестабильность такта прямо пропорциональна величине коэффициентов пересчета? Как это можно учесть в проекте?

Это практические результаты которые я наблюдал. В проекте, априори не учесть никак. Только натурный эксперимент, с возможной переделкой системы тактирования платы.

 

[demon3200 0]

Это практические результаты которые я наблюдал. В проекте, априори не учесть никак. Только натурный эксперимент, с возможной переделкой системы тактирования платы.

Вот те раз... Как Вы думаете, это особенности PLL конкретного производителя либо общая черта всех PLL, т.е. самого принципа их работы?

[Corvus 1]

Это черта PLL в FPGA. Поэтому общее правило: от ПЛИС тактировать только цифру, для аналога нужно использовать другие PLL http://www.ti.com/product/LMK04000

обещают

provides sub-200 femtosecond (fs) root mean square (RMS) jitter performance.

[demon3200 0]

Поэтому общее правило: от ПЛИС тактировать только цифру, для аналога нужно использовать другие PLL

Понятно, что для обеспечения заданного соотношения сигнал-шум (SNR) в аналоговых схемах джиттер должен быть ограничен. Тут другой вопрос: если в ПЛИС джиттер зависит от коффициентов пересчета исходной частоты PLL, и это никак не учитывается, тогда при определенных условиях могут пойти сбои и в чисто цифровых схемах, несмотря на то, что временной анализ даст положительные результаты. Например, выше я приводил скрин PLL из реального проекта. Там такт для внешней SDRAM получается из исходной частоты через коэффициент 13333/10000. Вопрос: долетит ли мой Фобос-Грунт до Марса или не?

[Corvus 1]

Тут другой вопрос: если в ПЛИС джиттер зависит от коффициентов пересчета исходной частоты PLL, и это никак не учитывается, тогда при определенных условиях могут пойти сбои и в чисто цифровых схемах

Производитель ПЛИС нормирует максимальный джиттер PLL. От наихудшего случая и надо плясать. То, что в некоторых ситуациях джиттер будет в разы, а то и на порядок лучше, роли не играет, и закладываться на это нельзя.

[demon3200 0]

Производитель ПЛИС нормирует максимальный джиттер PLL. От наихудшего случая и надо плясать.

А как плясать? des00 говорит, что это нельзя учесть, только выявить экспериментально...

И какой джиттер тогда фигурирует во временном анализе?

[blackfin 22]

Тут другой вопрос: если в ПЛИС джиттер зависит от коффициентов пересчета исходной частоты PLL, и это никак не учитывается, тогда при определенных условиях могут пойти сбои и в чисто цифровых схемах..

Вам же уже ответили.

 

В цифровых схемах момент семплирования данных с выхода SDRAM выбирают исходя из условия максимального раскрытия Глазковой диаграммы:

 

В этот момент (цифра "5" на рисунке) сигнал на выходе SDRAM не меняется и соответствует либо логическому нулю, либо единице.

 

А раз сигнал в момент семплирования постоянный, то смещение момента семплирования на 300 ps в любую сторону не приведет к защелкиванию неверных данных.