gotcha 0 12 октября, 2015 Опубликовано 12 октября, 2015 · Жалоба Чип xilinx spartan6 XC6SLX9 Синтез в synplify h-2013.03 Имплементация ise14.4 Результат синтеза: Register bits not including I/Os: 6252 (50%) Total LUTs: 3773 (61%) Region Summary: Other LUTs: 4338 Other Registers: 6252 Mapper successful! На этапе имплементации долго пыжится phase 9.8 global placement ... И не могет ((( Error:Place:543 - This design does not fit into the number of slices available... Синплифай настолько не знаком со слайсами и возможным роутингом? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Maverick_ 15 12 октября, 2015 Опубликовано 12 октября, 2015 · Жалоба Чип xilinx spartan6 XC6SLX9 Синтез в synplify h-2013.03 Имплементация ise14.4 Результат синтеза: Register bits not including I/Os: 6252 (50%) Total LUTs: 3773 (61%) Region Summary: Other LUTs: 4338 Other Registers: 6252 Mapper successful! На этапе имплементации долго пыжится phase 9.8 global placement ... И не могет ((( Error:Place:543 - This design does not fit into the number of slices available... Синплифай настолько не знаком со слайсами и возможным роутингом? если выбрать "пожирнее" ПЛИС? т.е. вообще имплементация проекта в ПЛИС возможна? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
RobFPGA 34 12 октября, 2015 Опубликовано 12 октября, 2015 · Жалоба Приветствую! Синплифай настолько не знаком со слайсами и возможным роутингом? А Вы CoreGen корки в проекте используете ? Успехов! Rob. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Vascom 0 12 октября, 2015 Опубликовано 12 октября, 2015 · Жалоба Ну так роутинг много ячеек может занимать в зависимости от кода. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
gotcha 0 12 октября, 2015 Опубликовано 12 октября, 2015 · Жалоба C чипом XC6SLX150 развелось. Из корок только одна маленькая фифошка. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
iosifk 3 12 октября, 2015 Опубликовано 12 октября, 2015 · Жалоба Ну так роутинг много ячеек может занимать в зависимости от кода. Поддерживаю. Это значит, что не хватило интерконнектов. Посмотрите, можно ли убрать параллельные схемы. И заменить их на последовательные. Или вместо логики применить память, SRL и т.д.... Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
gotcha 0 12 октября, 2015 Опубликовано 12 октября, 2015 · Жалоба Ну так роутинг много ячеек может занимать в зависимости от кода Согласен, но были статейки от синопсиса, что синтез поумнел и нонче неотвязан от имплементации. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Vascom 0 12 октября, 2015 Опубликовано 12 октября, 2015 · Жалоба Синтез конечно отвязан. Но лишь имплементация позволяет узнать сколько ячеек будут заняты под интерконнект. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Timmy 1 12 октября, 2015 Опубликовано 12 октября, 2015 · Жалоба У S6 только половина слайсов пригодна для сложения, и половина от пригодных для сложения - пригодна и для распределённой памяти. Поэтому, если в дизайне много сумматоров и распределённой памяти, может и не влезть, несмотря на вроде бы большой общий запас. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
gotcha 0 12 октября, 2015 Опубликовано 12 октября, 2015 · Жалоба У S6 только половина слайсов пригодна для сложения, и половина от пригодных для сложения - пригодна и для распределённой памяти. Поэтому, если в дизайне много сумматоров и распределённой памяти, может и не влезть, несмотря на вроде бы большой общий запас. Вы, попали в яблочко. Жаль, что синплифай не дает никаких намеков. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
gotcha 0 12 октября, 2015 Опубликовано 12 октября, 2015 · Жалоба Ох уж эти новые попугаи. На 3м спартане XC3S500E разводит, но времянка проседает. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Krys 2 14 октября, 2015 Опубликовано 14 октября, 2015 · Жалоба сколько ячеек будут заняты под интерконнект.Подскажите, пожалуйста, как ячейки бывают занятыми под интерконнект? Если между двумя регистрами надо прокинуть связь накоротко, а ячейка представляет собой например LUT, то PAR будет прокидывать связь через LUT, а не напрямую? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Vascom 0 14 октября, 2015 Опубликовано 14 октября, 2015 · Жалоба Да, примерно так. Конкретно можно увидеть после роутинга. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Krys 2 14 октября, 2015 Опубликовано 14 октября, 2015 · Жалоба В том-то и заключается моё удивление, что я такого никогда не видел в схематике после роутинга. А Вам несложно какой-то живой пример, где например вот кусок кода описывающий прямую связь между регистрами, а вот схема, где эта прямая связь - вовсе не прямая, а через допустим LUT? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Vascom 0 14 октября, 2015 Опубликовано 14 октября, 2015 (изменено) · Жалоба Вот пример. Схема после роутинга, как видим, между двумя регистрами ни какой логики нет. Вот этот путь внутри микросхемы Вот он же, с указанием пути разводки Теперь приблизим самый конец пути Как видно, роутинг проходит через мультиплексор. Соответственно этот мультиплексор не сможет быть использован для других целей. В этом пути может быть много таких логических элементов, используемых для интерконнекта. P.S. Хотя не, похоже все эти регистры имеют мультиплексор на входе. Сейчас ещё поищу. Вот эта выходная SLICEL целиком И приблизим выделенный мультиплексор в её центре Наш интерконнект, выделенный малиновым, хоть и обходит этот мультиплексор, но уже не позволит использовать его где-то ещё. Соответственно между двумя регистрами даже без логики могут быть длинные пути. При этом часть логических ресурсов FPGA становится заблокированной и недоступной для плейсмента и роутинга других элементов дизайна. Изменено 14 октября, 2015 пользователем Vascom Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться