[kovigor 5]

Спасибо ...

[egorman44 0]

Спасибо ...

 

Writing Testbenches_2nd_Edition Janick Bergeron

 

http://www.testbench.in/TB_00_INDEX.html

[demon3200 0]

Здесь довольно неплохая статья на русском. Сам с нее начинал.

http://we.easyelectronics.ru/plis/testbenc...-novichkov.html

Изменено 9 июля, 2015 пользователем dima32rus

[nepoch 0]

Спасибо ...

System verilog for verification

[serjj1333 0]

Вот книга

SystemVerilog_for_Verification_Second_Edition_A_Guide_to_Learning_the_Testbench_Language_Features.9780387765297.31566.pdf

[nepoch 0]

Вот книга

SystemVerilog_for_Verification_Second_Edition_A_Guide_to_Learning_the_Testbench_Language_Features.9780387765297.31566.pdf

 

Именно, она и есть, идеально подходит для проведения верификации сложных проектов

[kovigor 5]

Вот книга

SystemVerilog_for_Verification_Second_Edition_A_Guide_to_Learning_the_Testbench_Language_Features.9780387765297.31566.pdf

Спасибо. Только у меня обычный Verilog, а не System Verilog ...

 

[serjj1333 0]

ИМХО, если и есть смысл делать различие между Verilog и SV для синтезируемого кода, т.к. у разных синтезаторов разная степень поддержки SV, то для верификации лучше сразу применять SV. Modelsim/Questasim его понимают прекрасно, плюс большинство нововведений SV по сравнению с обычным Verilog были сделаны именно в части верификации.

Изменено 17 июля, 2015 пользователем serjj