dima_spb 0 20 мая, 2015 Опубликовано 20 мая, 2015 · Жалоба Просто в Zynq020 гигабитных трансиверов нету. Точно подметили. Тогда либо 15, либо 30 камень. Так же можно воспользоваться встроенными SERDES, Вы имеете ввиду Core generator? А что Вы под интерфейсами понимаете? Чем Вас пугает "самописные"? Подумаешь сигнал подать на SerDes, ну ещё пропустить через IDELAY, немного делов. Я видать недопонимаю, что из себя представляет SerDes на Xilinx? Я так понимаю это Core Generator его создает. Поясните пожалуйста. Почему совершенно точно? Если без него, то можно несколько сотен мегабит всё равно получить... Можно я не буду писать.....тут словами долго и не понятно :crying: Дак получается, если пишут, что плисина не имеет гигабитных трансиверов, то и CDR в ней нет. Поставим ту, которя имеет 30-ую Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Dimidrol 0 20 мая, 2015 Опубликовано 20 мая, 2015 · Жалоба SERDES это полезная штука, есть около каждой ножки ввода вывода. В Core Generator для нее ничего нету, просто в HDL берете примитив из библиотеки и используете. Читать UG471. Кстати, в отличие от Altera, SERDES от Xilinx может работать в DDR режиме. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Krys 2 20 мая, 2015 Опубликовано 20 мая, 2015 · Жалоба Я видать недопонимаю, что из себя представляет SerDes на Xilinx?Вот тут описывается: http://www.xilinx.com/support/documentatio...versampling.pdf В двух словах: это аппаратные блоки, преобразующие последовательный поток в параллельный. Ну и наоборот. Т.е. элементарные сдвиговые регистры с некоторой обвязкой. На них подаются (на приём) последовательные данные с ног LVDS, производится подстройка задержки (на аппаратных блоках задержки, задаваемой из пользовательской логики). Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
dima_spb 0 20 мая, 2015 Опубликовано 20 мая, 2015 · Жалоба Вот тут описывается: http://www.xilinx.com/support/documentatio...versampling.pdf В двух словах: это аппаратные блоки, преобразующие последовательный поток в параллельный. Ну и наоборот. Т.е. элементарные сдвиговые регистры с некоторой обвязкой. На них подаются (на приём) последовательные данные с ног LVDS, производится подстройка задержки (на аппаратных блоках задержки, задаваемой из пользовательской логики). Спасибо. Теперь стало все яснее. Тут дело повернулось в сторону самодельного интерфейса (как я уже понял) на основе SERDES. Т.к. отладочные модули куплены на 7020, так что и боевые решили по аналогии использовать. Думаю, что вопрос исчерпан. Всех благодарю за помощь. Узнал много полезного. :bb-offtopic: Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
doom13 0 3 июня, 2015 Опубликовано 3 июня, 2015 · Жалоба Приветствую. Необходимо что-то похожее, но для Cyclone V GX (подробности тут). Буду рад совету. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
