[Drumbl 0]

Kaligooola, спасибо!

 

bigor, что за программа в которой рассчитывались дорожки и стек? Где взять? Хочу такую же! :rolleyes:

[bigor 0]

bigor, что за программа в которой рассчитывались дорожки и стек?

Polar Si9000 Transmission Line Field Solver

Polar SB200a PCB Stackup and Construction Builder

Где взять?

Купить. :laughing:

Или в закромах.

Или на файлообменниках поискать.

[Кнкн 5]

У нас есть методика расчета структуры платы

 

Поясните, пожалуйста, следует ли при расчете импеданса учитывать паяльную маску?

 

Формула - Значение импеданса = вычисленное в Polar * 0.9 + 3.2

это результат экспериментов?

[PCBtech 0]

Поясните, пожалуйста, следует ли при расчете импеданса учитывать паяльную маску?

 

Формула - Значение импеданса = вычисленное в Polar * 0.9 + 3.2

это результат экспериментов?

 

Да, наличие маски надо учитывать.

Формула - да, это некое приближение к реальности для конкретной технологии конкретного завода.

 

[Кнкн 5]

Да, наличие маски надо учитывать.

Формула - да, это некое приближение к реальности для конкретной технологии конкретного завода.

 

Большое спасибо.

Если возможно, дайте, пожалуйста, рекомендации по учету маски:

толщина, толщина на проводниках, толщина между трассами дифф. пары.

[bigor 0]

Если возможно, дайте, пожалуйста, рекомендации по учету маски:

толщина, толщина на проводниках, толщина между трассами дифф. пары.

Зависит от завода, типа оборудования и материала.

Для себя беру - толщина по проводнику около 15 мкм, между проводниками - 25 мкм, проницаемость около 3,6.

Получается приблизительно то же значение, если применять формулу "вычисленное в Polar * 0.9 + 3.2"

Если по 3-му классу с учетом подтравов (приблизительным):

[Кнкн 5]

Зависит от завода, типа оборудования и материала.

Для себя беру - толщина по проводнику около 15 мкм, между проводниками - 25 мкм, проницаемость около 3,6.

 

Спасибо!

[peshkoff 38]

У Xilinx для 7 серии есть доки по разводке DDR3/4. Причем не поленитесь заглянуть "ug586 7Series MIS" в нём есть требования и по трассировке. Ещё у них есть документ по трассировке для DDR 2000+ МГц. С примерами стеков и описанием за счёт чего можно добиться высоких скоростей.

 

Какой этот второй документ? wp383? Или еще какой то? Не могу найти..

[Drumbl 0]

Закончил с разводкой платы, вот что получилось! Есть что сказать?

У меня вот какой вопрос, как правильно в Altium выводить файлы сверловки? И в целом какой формат нужен для производства, и как им показать где глухие где слепые отверстия? Может ли Альтум сам все сделать?

[EvilWrecker 0]

Ох уж эти любители термобарьеров - ладно бы еще термобарьеры были хорошие, так же нет. Узнаю элементы "знакомых" библиотек которые наверно есть "почти у всех"- скопированные без оценок и критики.

 

 

[Uree 1]

Что-то мне кажется память чрезмерно "затянута" и не оптимальна. Верхний слой вообще не использован, зато на остальных сплошные петли... Ну и как обычно - наверное здесь хватило бы и 6-ти слоев, но не видя питаний трудно это утверждать.

[PCBtech 0]

Закончил с разводкой платы, вот что получилось! Есть что сказать?

У меня вот какой вопрос, как правильно в Altium выводить файлы сверловки? И в целом какой формат нужен для производства, и как им показать где глухие где слепые отверстия? Может ли Альтум сам все сделать?

 

В таком масштабе все равно ничего понять нельзя, тем более что Вы не показали слоев земли и питания и общую структуру платы.

 

Что касается глухих отверстий:

- каждый тип надо вывести отдельным файлом DRILL

с описанием - с какого и на какой слой.

Формат лучше всего миллиметровый 4:4

 

Правда, я не очень понял, зачем Вам глухие отверстия в этом дизайне?

Там что, есть BGA с шагом менее 0.8 мм?

 

[Drumbl 0]

Ох уж эти любители термобарьеров - ладно бы еще термобарьеры были хорошие, так же нет. Узнаю элементы "знакомых" библиотек которые наверно есть "почти у всех"- скопированные без оценок и критики.

Что не так с термобарьерами?

 

Что-то мне кажется память чрезмерно "затянута" и не оптимальна. Верхний слой вообще не использован, зато на остальных сплошные петли... Ну и как обычно - наверное здесь хватило бы и 6-ти слоев, но не видя питаний трудно это утверждать.

По поводу слоев! Производство на котором будет изготавливается ПП делает толстый препрег для 6 слоев, с толстыми диэлектриками дороги выходили по 0.4мм, поэтому было решено взять 8 слоев.

Да согласен длинновато вышло! Выравнивал по мануалу от Xilinx учитывая задержки в ПЛИСине и задержки с которыми должны приходить сигналы в память. И опять же длинные дороги получились из-за толстых диэлектриков, площадь больше занимают. Хотя может я что то не так понимаю.

 

В таком масштабе все равно ничего понять нельзя, тем более что Вы не показали слоев земли и питания и общую структуру платы.

 

Что касается глухих отверстий:

- каждый тип надо вывести отдельным файлом DRILL

с описанием - с какого и на какой слой.

Формат лучше всего миллиметровый 4:4

 

Правда, я не очень понял, зачем Вам глухие отверстия в этом дизайне?

Там что, есть BGA с шагом менее 0.8 мм?

 

Да, скрины ужасные, не знаю как в альтуме вывести jpg, если знаете подскажите, или другой способ подскажите. Выведу.

В слоях питания вообще ни чего не разобрать, поэтому не скинул. Под высокоскоростными цепями лежат сплошные земля и питание. Все проводники DDR под питанием и землей, разрывов нет, так же и под дифф. парами.

Глухих отверстий мало, глухие отверстия это плохо? DDR шаг 0.8, это критично?

По поводу формата я так и думал,эээээххх придется помучиться!

Всем спасибо!

 

[PCBtech 0]

Глухих отверстий мало, глухие отверстия это плохо? DDR шаг 0.8, это критично?

 

А производитель-то ваш умеет глухие отверстия делать?

Не все умеют.

Да и дорого это...

DDR шаг 0.8 можно без глухих трассировать.

 

[EvilWrecker 0]

Что не так с термобарьерами?

 

В первую очередь то, что они вообще есть- и если решили ставить, то хотя бы соединениями вменяемой толщины, т.е "пропорционально" подключаемому паду