[fill 2]

Да хоть на 10 уровней выше, а ни одна известная мне проверялка (dracula/assura/calibre/hercules) не умеет работать на уровне блоков не раскрывая их до полной графики.

 

ICverify уже более 15-ти лет имеет два режима: Direct и Mask.

Смысл применения простой: разместили тысячу стандартных ячеек создавая блок, внутри ячеек все уже проверено, нас интересует не нарушены ли зазоры между ячейками, трассами и т.п. а также правильно ли соединены ячейки между собой (не правда ли сильно напоминает работу на плате). Проверка на таком уровне производится намного быстрее, да и работать с результатами проще. Проверку же на Mask уровне проводят только на финальной стадии и на стадии создания самих ячеек.

[SM 0]

ICverify уже более 15-ти лет имеет два режима: Direct и Mask.

Только вот что-то фабы для такой проверялки RUNSET-ов не дают. Да и среди "чипостроителей" она крайне малоизвестна. Все поголовно, с кем я реально и виртуально знаком (кроме Вас) используют именно четверку Assura/Dracula/Calibre/Hercules. И никаких других проверялок, так как после любой пары из этих гарантия уже 100%, и остальные действия излишни. Еще важный момент - самые распространенные PAR-тулзы, а это Astro, IC Compiler и SOC Encounter используют при всех видах DRC/LVS именно кого то из указанной мной четверки. В общем-то я верю, что такой тул есть, только вот он почти никому не нужен.

да и работать с результатами проще.

Не верю. Уж куда проще может быть, чем стандартное указание координат и типа ошибки. Плюс отрисовка области ошибки в спец-слое.

Проверку же на Mask уровне проводят только на финальной стадии и на стадии создания самих ячеек.

Вот только не надо об этом мне рассказывать :) :) Я с этим почти каждый день уже несколько лет работаю.

[YuK 0]

С большим интересов прочитал высоконаучную дискуссию SM и fill :rolleyes:

 

Очень хочется вставить свои 5 копеек.

1. Непонятно, для чего делать разные площадки?

Первая мысль - экономия площади на 2-м слое... Вообще, экономия незначительная, при указанных размерах всего 25 мкм. Но и это хлеб при значительной плотности трассировки. Правда, при этом нарываешся на неприятность в будущем - насколько я знаю, эта конусность не гарантируется. При незначительных изменениях технологии изготовления ПП второй диаметр может и измениться. Если в бОльшую сторону - гарантийный поясок не будет выдержан.

2. На заводе герберы будут проверяться в КАМе, который так же, как и Ментор конусных отверстий не понимает, и он покажет на втором слое сплошное нарушение пояска... Опыт показывает, что заводчане изменят эту фишку, не ставя в известность заказчика. Уж если не смогут, тогда будут приставать с распроссами. Кстати, в файле сверления какой будет размер инструмента - по первому слою или по второму? В КАМе отверстие будет на обоих слоях равно диаметру инструмента.

3. Процесс слияния в одном слое плэйна и сигнального, мягко говоря, надуманный. Expedition позволяет в плэйновом слое делать трассировку. Никакое слияние в этом случае не требуется. Соответственно и инструмента проверки для этого случая нет, он просто не нужен.

4. САПР тем отличается от Корела или Фотошопа, что в нем трассируют плату, а не рисуют. Во втором случае теряются не только преимущества САПРа перед рисовальным пакетом (например, такие, как интерактивное отслеживание ограничений), но и просто нет сквозного проектирования. Как рисованные связи бьются со схемой?

5. Хотя в Expedition и есть проверка минимального пояска ( я имею ввиду Batch DRC, а не КАМовские проверки Batch DFF), реально она не нужна. Дело в том, что Via, это библиотечный элемент, а библиотеку эффективно проверить средствами САПРа невозможно. Например, зеркально сделали Cell, или размер площадок неправильный. Библиотека проверяется руками и головой на этапе ее создания. А ошибки в ней зачастую вылезают при монтаже или настройке.

Поэтому и нет необходимости проверять, в центре ли отверстие или нет, оно там, где его поставили изначально. А рисовать кружок, потом дырочку... это как гланды дергать через заднее место (sorry :laughing: ).

 

Все-таки использовать любой пакет надо по назначению, а использовать, к примеру, PCAD для верстки брошюр, а потом пенять на него, что в нем нет спуска полос...

[SM 0]

1) Именно экономия. Мне эти 25 мкм очень важны. Более того - более маленькая площадка принципиально не нужна, так как отверстие не пробивает этот слой металла, а кончается на нем, его не повреждая. Т.е. VIA состоит из ОДНОГО слоя металла, в котором пробивается более большое отверстие, отверстия в диэлектрике, и металлизации, проходящей от пробитого металла к непробитому.

 

2) Уведомят, и, более того, пришлют герберы на проверку мне и на последнюю подпись. Ибо уже нарывались.

 

размер инструмента... Какой фабрика скажет, такой и будет, а рулезы ДРЦ я подгоню исходя из этого. И вообще, это не сверление, а либо травление, либо прожигание.

 

3) Это я как пример привел. А если в Exp можно делать трасировку в плейне, вери гуд.

 

4) Так я все таки не просто рисую полигон, а рисую полигон из металла, представляющего электрическую цепь. Это так, к слову.

 

5) Изначально я вообще не хотел делать более маленькую контактную площадку из-за особенности технологии, описанной в п.1, и ставить VIA прямо "над" достаточной по ширине дорожкой. При том в "объете" VIA иметь лишь "пробиваемую" КП и отверстие. Ну и соответственно потом чтобы DRC проверило корректность расставления этих VIA. Хотя теперь после всей этой беседы веду активный разговор с технологами, и, вроде как, поясок-то и не обязателен на непробиваемом слое вообще. В общем "мути" в этой технологии для меня еще хватает пока.

[fill 2]

Только вот что-то фабы для такой проверялки RUNSET-ов не дают. Да и среди "чипостроителей" она крайне малоизвестна. Все поголовно, с кем я реально и виртуально знаком (кроме Вас) используют именно четверку Assura/Dracula/Calibre/Hercules. И никаких других проверялок, так как после любой пары из этих гарантия уже 100%, и остальные действия излишни. Еще важный момент - самые распространенные PAR-тулзы, а это Astro, IC Compiler и SOC Encounter используют при всех видах DRC/LVS именно кого то из указанной мной четверки. В общем-то я верю, что такой тул есть, только вот он почти никому не нужен.

 

Не верю. Уж куда проще может быть, чем стандартное указание координат и типа ошибки. Плюс отрисовка области ошибки в спец-слое.

Вот только не надо об этом мне рассказывать :) :) Я с этим почти каждый день уже несколько лет работаю.

 

 

 

Т.е. вы не видите разницы в работе с тысячью ячеек или десятками тысяч DEVICE? :rolleyes:

Чип на миллион транзисторов вы тоже полигонами рисуете?

[SM 0]

Т.е. вы не видите разницы в работе с тысячью ячеек или десятками тысяч DEVICE? :rolleyes:

Я другое вижу. Я вижу, что работа с физическими слоями, несущими графику, без каких либо привязок к Cell или Device сводится к простейшим и элементарным операциям AND, OR, NOT, INERNAL, EXTERNAL и т.п., применяемым непосредственно к графическим объектам топологии, и описанным в runset-е. Ничего проще не придумаешь. DRC-проверке вообще не надо знать никакой информации ни о каких объектах, целлах, девайсах. Она должна лишь проверять соответствие набора масок правилам. Да, можно еще проверить дополнительно при помощи этой извращенной целлоориентированной проверялки, предварительно еще и заплатив за лицензию на нее, после того как менеджеры убедят "лоха" в том, что эта проверка полезна. Но это просто лишнее действие, никак не повлияющее на signoff. А время, за которое проходит DRC - на вдупель забитом кристалле 8х8 мм при 0.35 микрон и трех десятках правил - это около минуты. При проверке разводки на std cell - отключаем все правила, связанные c POLY и глубже, зная, что они уже внутри CELL-ов корректны, оставляя только правила, касающиеся METALn и VIAn, которые формирует рутер, получаем зверское ускорение. Все. Просто, быстро, без лишних действий и софтин. Одной калиброй (дракулой, геркулесом) по всем фронтам с signoff-ной точностью и гарантией. Что мне даст эта доп-проверялка? Пару миллисекунд ускорения? А нахрена мне оно, докучи еще и не гарантированное? Даст на выходе вместо координат ошибки идентификатор ячейки, с которой эта ошибка связана? Опять же, нахрена козе баян, мне быстрее ввести координату и исправить там глюк.

 

Чего уж говорить о платах, где DRC-правил раз-два и обчелся.

 

LVS - при работе с авторутером на std cell-ах это вообще чисто формальность, необходимая для signoff. Ни разу не видел LVS-глюка на этом этапе. LVS важен лишь при разработке самих целлов и блоков на уровне транзисторов/резисторов/прочихдевайсов. В результате "ячейкоориентированный LVS" опять оказывается только лишь маркетинговым делом компании-разработчика EDA-тулзов.

 

Короче, надоел мне этот флейм ниочем.

 

 

 

Чип на миллион транзисторов вы тоже полигонами рисуете?

Нет. Я сами блоки аналоговые полигонами рисую. И аналогично на плате - если есть какой то кусок, где мне проще и быстрее нарисовать полигонами прямо в PCB, так я так и нарисую.

[YuK 0]

1. Более того - более маленькая площадка принципиально не нужна, так как отверстие не пробивает этот слой металла, а кончается на нем, его не повреждая. Т.е. VIA состоит из ОДНОГО слоя металла, в котором пробивается более большое отверстие, отверстия в диэлектрике, и металлизации, проходящей от пробитого металла к непробитому.

 

Площадка таки нужна снизу, т.к. донышко у Via все-таки есть. Т.е. кроме перечисленного есть еще площадка на втором слое и, чтобы не влипнуть, ее надо учитывать. Вдруг дорожка под ним по ширене окажется меньше донышка?

Но, исходя из вами сказанного, разные рулезы для проверки ободков не нужны. Делаете виашки, 2 типа. У первого на топе и воттоме 250 мкм, к примеру, внутренний 200 мкм.

У второго топ, боттом и внутренние без разницы какие, но на 2 слое 250 мкм, а на 3-м 200 мкм. Ну и на зеркальных (например, 11-м и 10-м) так же. Отверстие, к примеру, 100 мкм (вход сверху). Тогда вы знаете, что виашки валидные, их не имеет смысла проверять на минимальный поясок. Можете задать в CES правила для выделенных класов цепей, в которых они будут использоваться, тогда Expedition сам будет их ставить, когда вы цепь переводите со слоя на слой (ручную трассировку имею ввиду, не только автомат). Тогда DRC будет проверять зазоры, как ему положено, то, что при переходе 1-2 стоят виашки первого типа, а при переходе 2-3 стоят виашки 2-го типа. Это вполне корректная проверка.

 

2. Я тоже имею желание с производителя иметь шаблон на утверждение, по которому они будут делать плату. Поделитесь опытом, как они относятся к такому требованию?

 

5. Поправьте, если я не прав. На втором слое травится рисунок. Потом накатывается фольга со слоем RCC. Потом лазером прожигаются отверстия. К примеру, под отверстием дорожка 100 мкм. Лазерный луч тоже какую-то точность имеет, в любом случае металл под отверстием будет иметь дефекты. Если диаметр отверстия окажется больше дорожки, вообще отверстие может уйти глубже, сильно повредив проводник. Если есть площадка, которая лежит за пределами этого воздействия, это хорошо. Это я к тому, что необязательно иметь на втором слое поясок. Не соглашусь, однако. А "достаточной ширины дорожка" под виашкой - это точно контроль только глазами.

[SM 0]

Вдруг дорожка под ним по ширене окажется меньше донышка?

Как я уже понял, это не всегда страшно. В части технологий есть только правило MIN_INTERSECTION, т.е. пересечение отверстия и дорожки под ним должно быть не меньше, чем... В общем, чем дальше в лес, тем толще партизаны.

2. Я тоже имею желание с производителя иметь шаблон на утверждение, по которому они будут делать плату. Поделитесь опытом, как они относятся к такому требованию?

Без малейших проблем, по крайней мере тайваньско-китайские. Главное - договориться не забыть об этом. Возможно, что если Вы первый раз заказываете, то они будут сопротивляться. А если Вы постоянный клиент - то без вопросов. Им же проще, споров потом меньше может быть. А вот если это наши - то или забудут, или забьют, или еще что, но договаривайся или нет, вероятность мала. Но наши вроде HDI и не делают.

5. Поправьте, если я не прав. На втором слое травится рисунок. Потом накатывается фольга со слоем RCC. Потом лазером прожигаются отверстия. К примеру, под отверстием дорожка 100 мкм. Лазерный луч тоже какую-то точность имеет, в любом случае металл под отверстием будет иметь дефекты.

фольга травится, потом жжется/травится диэлектрик (через уже протравленные отверстия в меди), потом осаждается металл, образующий электрическое соединение VIA, потом он травится. Потом осаждается очередной диэлектрик, планаризация (скорее всего при помощи CMP, но не уверен), потом очередная фольга, потом травится, потом жжется диэлектрик (через протравленные отверстия в металле), опять осаждается металл для VIA, травится, ... и так далее.

Но в общем - низлежащая медь, образующая "донышко", не повреждается при проделывании отверстия.

Если диаметр отверстия окажется больше дорожки, вообще отверстие может уйти глубже, сильно повредив проводник. Если есть площадка, которая лежит за пределами этого воздействия, это хорошо. Это я к тому, что необязательно иметь на втором слое поясок. Не соглашусь, однако.

Вот вам только вариантов из стандарта (IPC/JPCA-2315). Не говоря уже о том, что может предлагаться вне стандарта. Но одно точно - медь при проделывании отверстия не повреждается.

А "достаточной ширины дорожка" под виашкой - это точно контроль только глазами.

Вот фиг два. Экспорт в GDS-II и прогнать через любую DRC-проверялку для топологии ИМС - все на раз расскажет. Главное runset грамотно составить, но это дело на полдня. Я не пойму, почему такую элементарщину, обыденную в топологии ИМС, не добавять в функционал PCB-сред. Или HDI еще очень мало распространен?

[YuK 0]

Вот фиг два. Экспорт в GDS-II и прогнать через любую DRC-проверялку для топологии ИМС - все на раз расскажет. Главное runset грамотно составить, но это дело на полдня. Я не пойму, почему такую элементарщину, обыденную в топологии ИМС, не добавять в функционал PCB-сред. Или HDI еще очень мало распространен?

Проверялка для ИМС... чУдно... а зачем?

Как я понимаю, вы на втором слое собираетесь таки проверять этот поясок. Так зачем делать виашку в виде "площадка1-отверстие", а потом ругаться, что DRC эту штуку не проверяет, вместо того, чтобы сделать "площадка1-отверстие-площадка2" с теми параметрами площадок, что вам надо? И никаких проблем. Зачем проверять ободок? Когда это делает изготовитель - понятно, мало-ли что там разработчик платы наваял, а когда конструктор, который сам эти виашки сделал такие, какие надо - нафига? Речь об этом.

За информацию спасибо.

Некоторое сомнение - как человек имевший дело с лазерами (давно, правда), не очень верю в то, что под выжигаемым местом нет изменения структуры металла. Видел, как в металле пузыри пара образуются. Расчет расчетом, а граничные условия имеют место быть.

Можно на это наплевать, но в конце-концов это ведет к повышению числа отказов. Собственно, зависит от того, в какого рода аппаратуру идет плата

 

 

В догонку:

На рисунках для плазмы и лазера металл на 2-м слое чуть больше отверстия.

Когда я говорил "Если диаметр отверстия окажется больше дорожки, вообще отверстие может уйти глубже, сильно повредив проводник", имел ввиду, что лазерный луч (или плазма) обойдет проводник на 2-м слое (он же более узкий, чем отверстие, в рассматриваемом случае) и подпалит следующий слой диэлектрика, подвесив проводник (а, возможно, и повредив).

В общем-то, в стандарте (по крайней мере, на рисунказ) не указано, что отверстие может быть больше, чем проводник снизу.

[SM 0]

А я, как человек, не имевший дела с лазерами, оперирую лишь тем, что получено от производителя плат в ответы на мои вопросы.... Сказали, что достаточно пересечения via с металлом на такую то площадь, значит так оно и есть. Возможно, например, что температура испарения у диэлектрика значительно ниже, чем меди, и медь не повреждается вообще. Собственно я не технолог. Дальше мое дело - сделать DRC под все то, что мне наговорили. По ходу у меня скорее будет травление диэлектрика, а не лазер, но это не суть важно. Вопрос стоял - КАК сделать. А не ЗАЧЕМ мне это надо. Вопрос ЗАЧЕМ не обсуждается, так как мне не интересен, я и так на него повелся более чем достаточно, нафлудив тут про ИМС.

 

PS. Кстати на рисунках, которые вверху, на photo, laser и plasma, везде металл снизу точь-в-точь повторяет нижний диаметр via. В самом стандарте, на самом деле это и не разрешено. Но однако разрешено технологией на фабрике, которая имеет больше возможностей, чем стандарт.

[YuK 0]

Сказали, что достаточно пересечения via с металлом на такую то площадь, значит так оно и есть.

 

Не в качестве флуда, а для информации:

На сколько должно пересекаться via с металлом? И, видимо, имеется ввиду не площадь, а зазор между краем via и краем металла?

И под via, что имеется ввиду - диаметр отверстия (нижней части усеченного конуса) в диэлектрике или тот же диаметр, но после металлизации?

 

Мне тоже приходится заниматься трассировкой очень высокой плотности с microvia, где эти микроны важны.

Изменено 26 марта, 2009 пользователем YuK

[SM 0]

На сколько должно пересекаться via с металлом?

В моем тяжелом случае - площадь пересечения отверстия via с металлом должна быть не менее 4 mil^2

И, видимо, имеется ввиду не площадь, а зазор между краем via и краем металла?

Не, именно площадь, via можно воткнуть и над углом дороги, и именно площадь дает гарантию обеспечения омического сопротивления этой via.

И под via, что имеется ввиду - диаметр отверстия (нижней части усеченного конуса) в диэлектрике или тот же диаметр, но после металлизации?

По ходу дела - круг или квадрат, отображающий отверстие до заполнения его металлом по его минимальному размеру при конусности. А отверстия передаются гербер-файлом, по ним делается фотошаблон/маска, поэтому предполагаю, что речь идет о технологии травления диэлектрика. Кстати отверстия допускаются и... квадратные :) Прям как в ИМС.

 

Но я еще окончательно не остановился с технологией, там еще цены скачут ой-ой как от каждого технологического фортиля.

 

Честно говоря у меня в голове крутится бредовая идея сделать разводку в CosmosLE (Custom Designer LE) :) а не в PCB-среде.... Так как все равно примение авторутера не прогнозируется.

[bureau 0]

Есть ситуация:

на плате смесь компонентов SMD и со сквозными отверстиями... Как при автоматической разводке в Expedition указать что б трасировщик подводил трассы к ножкам, которые являются сквозными, только на одном слое. Таким образом что б сама разводка велась на всех слоях.

Выделять для каждой ноги Route Obstruct, как-то напряжно, если этих ног много... да потом еще вдруг не понравится расположение компонента, перетащишь его... и приходится за компонентом перетаскивать Route Obstruct...

[cash2005 0]

Есть 2 вопроса, надеюсь кто-нибуть уже решал что-то подобное:

1. Если на слое есть выполненная разводка и хочется все остальное залить полигоном, подключеным к некоторой цепи, существующей на данном слое, но так чтобы она была подкючена к нему только в определенных местах, то как это проще сделать?

Не хочется обводить все проводники цепи чтобы нарисовать зоны неподключения. Может есть возможность создать по образу выделенной цепи и масштабировать?

2. Как создать правила или ограничения на ширину проводника подключаемого к Cell?

Хочется чтобы не зависимо от правил для цепи, если она подключается к площадке, то ее ширина в зоне подключения становилась бы строго определенной. Пробывал это сделать с помощью Rule Area для Cell, но там загвоздка в том, что нужно сослаться на схему в CES, а там условия связываются (что логично) с цепями или классами цепей, следовательно нужно для каждого Cell создавать не только Rule Area но и отдельную схему в CES, что очень проблематично. Так же не понятно как в этом случае сделать так, чтобы проводники попавшие в зону действия Rule Area, но не подкючамые к Cell не изменяли бы свою ширину?

[fill 2]

Есть 2 вопроса, надеюсь кто-нибуть уже решал что-то подобное:

1. Если на слое есть выполненная разводка и хочется все остальное залить полигоном, подключеным к некоторой цепи, существующей на данном слое, но так чтобы она была подкючена к нему только в определенных местах, то как это проще сделать?

Не хочется обводить все проводники цепи чтобы нарисовать зоны неподключения. Может есть возможность создать по образу выделенной цепи и масштабировать?

 

Залейте цепью Shield_Area, а затем подсоединитесь в нужных точках, например просто нарисовав фигуры в пользовательском слое - в гербере получится единая цепь.