[NewYear85 0]

1. Цепь электрическая (a^^^) содержит две физические ( a и b ). Соответственно установить Custom на цепь электрическую. Физические тоже станут Custom.

2. Зайти в Netline Order и в таблице (если запустили из менеджера ограничений) или в топологии (если запустили из топологии) построить правильную последовательность соединений pin-to-pin. Иначе не будет доступен диалог создания пар пинов.

3. На электрической цепи запустить диалог создания пар пинов, тогда будут доступны все пины двух физических цепей из которых состроит электрическая.

спасибо за помощь, подскажите, каким образом сделать "топологии (если запустили из топологии) построить правильную последовательность соединений pin-to-pin. Иначе не будет доступен диалог создания пар пинов.", точней что Вы имеете ввиду?

[Frederic 0]

спасибо за помощь, подскажите, каким образом сделать "топологии (если запустили из топологии) построить правильную последовательность соединений pin-to-pin. Иначе не будет доступен диалог создания пар пинов.", точней что Вы имеете ввиду?

да, вроде fill разжевал толково

выкладываю проектик аналогичный fill-a

посмотри

 

в твоем случае самое простое - подтягивающий резистор исключить из Series в CES

поясняю, т.к. цепь "сделать чтобы цепь считала U-R-U" довольно большая, то кусочек между резисторами не сильно исказить картину выравнивания

qqq.7z

[fill 2]

спасибо за помощь, подскажите, каким образом сделать "топологии (если запустили из топологии) построить правильную последовательность соединений pin-to-pin. Иначе не будет доступен диалог создания пар пинов.", точней что Вы имеете ввиду?

 

То что есть два режима манипулирования линиями соединений:

- через таблицу

- непосредственно в графике , подержите курсор на данной иконке более 3 сек. и увидите видео как она работает.

[fill 2]

в твоем случае самое простое - подтягивающий резистор исключить из Series в CES

поясняю, т.к. цепь "сделать чтобы цепь считала U-R-U" довольно большая, то кусочек между резисторами не сильно исказить картину выравнивания

 

В данном примере, чтобы цепь 0V не включалась в электрическую a^^^, нужно просто объявить ее питанием , тогда не придется на каждом параллельном резисторе снимать галочку Series.

[NewYear85 0]

Хорошо, спасибо за советы!

[mov 2]

1.В примерах Expedition_Eval. есть папка Library.В ней есть папка DatabookData c файлами sample.mdb и sample.dbc.

В описании подключают в проекте(xDx Databook) sample.dbc .

Но в Library есть свой Library.dbc. Какой всё-таки использовать ?

 

2.В LM если встать на папку Audio раздела Part библиотеки и ПКМ , то в меню пункт xDx Databook properties -> Поставмить в соответствие таблицу БД. Нужно это делать ? В dxDesigner-e в проекте (xDx Databook) это делается с файлом dbc.

 

 

[fill 2]

1.В примерах Expedition_Eval. есть папка Library.В ней есть папка DatabookData c файлами sample.mdb и sample.dbc.

В описании подключают в проекте(xDx Databook) sample.dbc .

Но в Library есть свой Library.dbc. Какой всё-таки использовать ?

 

2.В LM если встать на папку Audio раздела Part библиотеки и ПКМ , то в меню пункт xDx Databook properties -> Поставмить в соответствие таблицу БД. Нужно это делать ? В dxDesigner-e в проекте (xDx Databook) это делается с файлом dbc.

 

1. Файл dbc это конфиг. файл описывающий к какой БД и как подключаться. Если написано sample.dbc, то и надо его подключать, хотя можете подключить и другой - возможно тоже будет работать. Все зависит о того какое имя БД там указано.

Например в VX2.2 написано уже подключить SampleSQ.dbc (и именно он уже подключен к ЦБ) а в результате получите проблему, т.к в нем указано имя БД SampleSQ, а в описании конфигурирования запуска БД забыли исправить и имя осталось Sample.

 

2. Конфиг файл .dbc подключают к ЦБ только в случае если хочется редактировать данные атрибутов в БД прямо из библиотекаря. В остальных случаях в этом нет никакой необходимости.

[mov 2]

Вопрос по ALE.

Если библиотека символов состоит из нескольких разделов и имеются duplicate symbols в различных разделах ,то как переименовать символ только в нужном разделе ?

[fill 2]

Вопрос по ALE.

Если библиотека символов состоит из нескольких разделов и имеются duplicate symbols в различных разделах ,то как переименовать символ только в нужном разделе ?

Изменение имени символа в одном разделе никак не влияет на имя символа в другом разделе.

[mov 2]

Изменение имени символа в одном разделе никак не влияет на имя символа в другом разделе.

Проблема в том, что одинаковые имена символов в разных разделах и как задать изменение имени символа в нужном разделе с помощью ALE ?Получил Report по именам в Excel формате, из него сделал заготовку с одним изменением, указал столбцы А и В

соотвественно, но ALE не даёт активности кнопок на панели Rename Symbol и как указать ALE ,чтобы правился нужный раздел(нужный sheet Excel файла).

[ezk13 0]

fill, подскажите пожалуйста: есть готовая электрическая схема с ПЛИС, хочу распутать цепи приходящие от ПЛИС к шинам ЦАП и АЦП в xDx I/O Designer перед трассировкой.

Возможен ли маршрут xDx Designer -> экспорт в xDx I/O Designer -> оптимизация, экспорт обратно xDx Designer -> xPCB и т.д. без использования HDL & XDC файлов, чисто импорт сигналов из дизайнера?

Поковырял Import в I/O, ни в какую.

Похоже, что он может импортировать путём import -> constraint manager costraints, но пишет в консоле что всё импортировано, но на деле сигналов никаких нет.

 

# importdesign -idx -toplevel 2M-DES_r0 -mapfile 2MDES_r0 -oatfile 2M-DES_r0 -cddbfile 2M-DES_r0 -refdes DD2 -vendor xilinx -tool {vivado 2016.2} -family artix-7 -device 7a200t -package fbg484 -import_only_assignments -wizard путь/проект.prj {{} {} pcb signals_from_nets default_lib}
A pin 'A1' is connected to the electrical net 'ADC_DQd_N0' in the Constraint Manager, but has no equivalent signal in the xDX I/O Designer.
A pin 'A11' is connected to the electrical net 'GND' in the Constraint Manager, but has no equivalent signal in the xDX I/O Designer.
...
The constraints has been successfully imported.

При синхронизации пишет, что всё у него Match и никаких изменений.

В чём может быть дело и как правильно делать экспорт в IOD из xDxD?

Изменено 7 сентября, 2017 пользователем Ezk

[fill 2]

fill, подскажите пожалуйста: есть готовая электрическая схема с ПЛИС, хочу распутать цепи приходящие от ПЛИС к шинам ЦАП и АЦП в xDx I/O Designer перед трассировкой.

Возможен ли маршрут xDx Designer -> экспорт в xDx I/O Designer -> оптимизация, экспорт обратно xDx Designer -> xPCB и т.д. без использования HDL & XDC файлов, чисто импорт сигналов из дизайнера?

Поковырял Import в I/O, ни в какую.

Похоже, что он может импортировать путём import -> constraint manager costraints, но пишет в консоле что всё импортировано, но на деле сигналов никаких нет.

 

# importdesign -idx -toplevel 2M-DES_r0 -mapfile 2MDES_r0 -oatfile 2M-DES_r0 -cddbfile 2M-DES_r0 -refdes DD2 -vendor xilinx -tool {vivado 2016.2} -family artix-7 -device 7a200t -package fbg484 -import_only_assignments -wizard путь/проект.prj {{} {} pcb signals_from_nets default_lib}
A pin 'A1' is connected to the electrical net 'ADC_DQd_N0' in the Constraint Manager, but has no equivalent signal in the xDX I/O Designer.
A pin 'A11' is connected to the electrical net 'GND' in the Constraint Manager, but has no equivalent signal in the xDX I/O Designer.
...
The constraints has been successfully imported.

При синхронизации пишет, что всё у него Match и никаких изменений.

В чём может быть дело и как правильно делать экспорт в IOD из xDxD?

 

 

 

[ezk13 0]

Благодарю! Я жмакал основную строчку в иерархии :twak:

[mov 2]

Можно ли создать и прописать директорию myWDIR без участия Setup-a в VX ?

[fill 2]

Можно ли создать и прописать директорию myWDIR без участия Setup-a в VX ?