[_sda 0]

ERROR:NgdBuild:604 - logical block 'comp2/comp3/comp1' with type 'ram_coe' could
   not be resolved. A pin name misspelling can cause this, a missing edif or ngc
   file, or the misspelling of a type name. Symbol 'ram_coe' is not supported in
   target 'virtex5'.

Не пойму что ему не нравится.Здесь ram_coe - описание блочной памяти,подключение типовое.

ARCHITECTURE rtl OF CompMull IS
COMPONENT ram_coe is generic (address_order : natural := 10;data_order : natural := 32); port (
    clka: IN std_logic;
    wea: IN std_logic_VECTOR(0 downto 0);
    addra: IN std_logic_VECTOR(fft_order-1 downto 0);
    dina: IN std_logic_VECTOR(2*coeff_order-1 downto 0);
    clkb: IN std_logic;
    addrb: IN std_logic_VECTOR(fft_order-1 downto 0);
    doutb: OUT std_logic_VECTOR(2*coeff_order-1 downto 0));
END COMPONENT;

BEGIN 

comp1: ram_coe generic map(address_order => fft_order,data_order => 2*coeff_order) port map (
    clka             => iclk,
    wea        => hi,
    addra    => addr_w,
    dina            => wr_data,
    clkb            => iclk,
    addrb    => addr_r,
    doutb    => rd_data);

 

И при чём тут какой-то pin name?

[Kuzmi4 0]

2 _Anatoliy

A pin name misspelling can cause this, a missing edif or ngc file, or the misspelling of a type name.

Это возможные причины почему

'ram_coe' could not be resolved

[_sda 0]

2 _Anatoliy

Это возможные причины почему

Да,спасибо,я уже выправил ситуацию.Просто хотелось один раз сгенерить корку,в HDL-файл добавить параметризацию и дальше работать только с этим файлом.Видно так нельзя...

[Kuzmi4 0]

2 _Anatoliy

с корегеном так не бывает, там раз сгенерил и на всегда.

Используйте или прямую инстанциацию евойных модулей(но там бывает много писать надо), или если это ром/брам - чистый HDL.

[_sda 0]

2 _Anatoliy

с корегеном так не бывает, там раз сгенерил и на всегда.

Используйте или прямую инстанциацию евойных модулей(но там бывает много писать надо), или если это ром/брам - чистый HDL.

Ясно,спасибо. Вот я и пробовал сделать прямую инстанциацию евойных модулей используя сгенерённый файл HDL.

Вот изменённый файл(с параметрами - добавил генерик).

ram_coe.vhd

[Kuzmi4 0]

2 _Anatoliy

так тоже работать не будет, там нужно другим путём. Поищите на форуме как с "fifo_core_generator" делали (чтоб без предварительной генерации fifo-файлов корегена, а сразу в синтез).

Навскидку не скажу, я чистым HDL всегда стараюсь обходится, чтоб без лишних телодвижений для вендоров разных.

[_sda 0]

2 _Anatoliy

так тоже работать не будет, там нужно другим путём. Поищите на форуме как с "fifo_core_generator" делали (чтоб без предварительной генерации fifo-файлов корегена, а сразу в синтез).

Навскидку не скажу, я чистым HDL всегда стараюсь обходится, чтоб без лишних телодвижений для вендоров разных.

угу,спасибо!

[Krys 2]

Подкиньте ссылку плиз, по ключевому слову fifo_core_generator не находит ничерта

[andrew_b 17]

Подкиньте ссылку плиз, по ключевому слову fifo_core_generator не находит ничерта

Ищите "generatecore".

[Krys 2]

Спасибо, аж 3 штуки нашлось, во всех них есть примерно одно и то же:

http://electronix.ru/forum/index.php?showt...hl=generatecore

http://electronix.ru/forum/index.php?showt...hl=generatecore

http://electronix.ru/forum/index.php?showtopic=25860

Что удивительно, никто не помнит, откуда он это взял ))) "недокументированные возможности", "тайное знание" )))