Fransc 0 16 сентября, 2014 Опубликовано 16 сентября, 2014 · Жалоба Здравствуте! Есть FPGA ADVANTAGE и XILINX ISE 10.1. Генерю coregen например FIFO. Coregen генерит верхний уровень на Verilog. Я его вставляю в проект в схемотехническом редакторе в FPGA ADVANTAGE. С моделированием нет проблем. Так же Coregen генерит нетлисты в форматах edif или NGC. Ментор вроде как о них знает, но нетлисты не могу прикрутить в проект для дальнейшего синтеза в Synplify (через ADD GATE LEVEL), так как он их не понимает. А понимает только нетлисты в форматах V или VHDL. Что я не так делаю? Что кто посоветует, если можно, то по шагам. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
andrew_b 15 16 сентября, 2014 Опубликовано 16 сентября, 2014 · Жалоба Подобный вопрос уже возникал. Выхлоп Корегена синтезировать не нужно. Эти нетлисты используются в ise после синтеза. В коде они описываются как blackbox'ы. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
gotcha 0 30 сентября, 2014 Опубликовано 30 сентября, 2014 · Жалоба Если загляните в верилоговскую обертку, которую сгенерил coregen, найдете след // synthesis translate_off инстанс библиотечного модуля // synthesis translate_on Директивы указывают игнорировать код и вставлять blackbox, т.е в проект для synplify достаточно добавить обертку. Как написал andrew_b, уже на этапе имплементации в ISE понадобятся нетлисты. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Fransc 0 2 октября, 2014 Опубликовано 2 октября, 2014 · Жалоба Спасибо всем. Разобрался. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться