[sifadin 0]

Почему все так плотно сидят на VHDL? ведь он гораздо труднее veriloga

Какие он дает преимущества?

[iosifk 3]

Почему все так плотно сидят на VHDL? ведь он гораздо труднее veriloga

Какие он дает преимущества?

Преподавать его "круче"... Можно больше мучить студентов...

И еще он пропускает меньше ошибок...

[Kuzmi4 0]

2 sifadin

из своего субъективного опыта могу сказать что, все плотно сидят на VHDL только в Европе, Америка давно на V/SV.

В последнее время пошла и в Европе тенденция пеереползать потихоньку на V/SV, правда как то вяло пока :laughing:

 

Ну и на счёт ошибок в VHDL - это его большой плюс, который правда компенсируется большим временем разработки ;) по сравнению с V/SV.

[Sefo 0]

Почему все так плотно сидят на VHDL? ведь он гораздо труднее veriloga

Какие он дает преимущества?

 

Он не труднее верилога - он в, первую очередь, просто от него отличается. Если сравнивать с "чистым" верилогом (не System), то как минимум двухмерные массивы безумно удобны и полезны в больших и сложных проектах - в верилоге их нет. Может это на первый взгляд не очень важное отличие, но когда сталкиваешься с ним на практике в большом и сложном проекте, то проклинаешь верилог и понимаешь как удобен VHDL, на сколько быстрее написать код на VHDL, насколько его удобнее читать и анализировать и сколько багов можно избежать. :)

 

Если не VHDL, то только System Verilog.

 

P.S. По моему, это уже где-то тут обсуждалось. И не один раз...

[Methane 0]

System Verilog.

Рулит нипадецки!!!

 

[Maverick_ 15]

Почему все так плотно сидят на VHDL? ведь он гораздо труднее veriloga

Какие он дает преимущества?

опять холиварная тема :)

PS sifadin - дебаты велись неоднократно на этом форуме

[alexadmin 0]

Ну и на счёт ошибок в VHDL - это его большой плюс, который правда компенсируется большим временем разработки ;) по сравнению с V/SV.

 

"Время разработки" должно учитывать не только написание кода, но и его отладку. Так что можно поспорить ;)

 

2 sifadin:

За слово "филосовский" в конспекте по философии в мое время выгоняли с зачета :)

[eugen_pcad_ru 0]

"...В отличие от VHDL, Verilog является слабо типизированным языком, что позволяет смешивать присвоения элементов разного типа за счет неявного преобразования типов..."

цитата из

http://citforum.ru/programming/embedded/languages/2.shtml

[yes 7]

Ну и на счёт ошибок в VHDL - это его большой плюс, который правда компенсируется большим временем разработки ;) по сравнению с V/SV.

 

и вы в это реально верите? в то, что кол-во ошибок зависит от языка, а не от дизайна, верификации, ну и прямых рук?

 

upd: вы, это не личное обращение, а ко всем, к Sefo, iosifk ...

 

серьезно - если убрать начальный момент освоения, когда новый язык кажется "страшным и непонятным", то не могу представить чем язык поможет. ошибки, то не синтаксические, а функциональные.

при этом вроде все признают, что верилог удобнее, проще, короче описания. а _совместимый_с_ним_ SV имеет гораздо больше возможностей даже в RTL писании (а в верификации с VHDL вообще не сравним), как можно утверждать в уменьшении ошибок при использовании менее удобного инструмента - какие-то взаимоисключающие параграфы

[Kuzmi4 0]

2 yes

я реально верю в то, что на VHDL-е ошибки труднее сделать чем на V/SV-е.

А так конечно - с кривыми руками можно где угодно накосячить :laughing:

[alexadmin 0]

серьезно - если убрать начальный момент освоения, когда новый язык кажется "страшным и непонятным", то не могу представить чем язык поможет. ошибки, то не синтаксические, а функциональные.

 

Ошибки семантические в том числе (про функциональные речи нет). Язык самостоятельно производит различные преобразования данных. Они, конечно, все описаны в стандарте и прочих учебниках, но человек слаб и имеет свойство ошибаться/заблуждаться. Строгая же типизация данных как раз-таки нивелирует подобного рода вещи.

Нестрогая типизация данных опасна, особенно для начинающих, как раз тем что "вроде все компилируется", но что там происходит реально - иногда большой сюрприз.

 

[Sefo 0]

и вы в это реально верите? в то, что кол-во ошибок зависит от языка, а не от дизайна, верификации, ну и прямых рук?

 

upd: вы, это не личное обращение, а ко всем, к Sefo, iosifk ...

 

серьезно - если убрать начальный момент освоения, когда новый язык кажется "страшным и непонятным", то не могу представить чем язык поможет. ошибки, то не синтаксические, а функциональные.

при этом вроде все признают, что верилог удобнее, проще, короче описания. а _совместимый_с_ним_ SV имеет гораздо больше возможностей даже в RTL писании (а в верификации с VHDL вообще не сравним), как можно утверждать в уменьшении ошибок при использовании менее удобного инструмента - какие-то взаимоисключающие параграфы

 

Автор спрашивал про Verilog, поэтому не стоит в качестве доп аргументов ссылаться на SV. При всей их совместимости SV ни в какое сравнение не идет с V. Возможности V неимоверно ограничены, по сравнению с SV. Да и синтаксически в SV столько добавили...

 

В меньшей степени, но возможности V также ограничены по сравнению с VHDL. На небольших проектах это может не очень заметно, но на больших очень даже бросается в глаза.

[sifadin 0]

Автор спрашивал про Verilog, поэтому не стоит в качестве доп аргументов ссылаться на SV. При всей их совместимости SV ни в какое сравнение не идет с V. Возможности V неимоверно ограничены, по сравнению с SV. Да и синтаксически в SV столько добавили...

 

В меньшей степени, но возможности V также ограничены по сравнению с VHDL. На небольших проектах это может не очень заметно, но на больших очень даже бросается в глаза.

Спасибо, я имел ввиду SV. V конечно ограничен

[yes 7]

Автор спрашивал про Verilog, поэтому не стоит в качестве доп аргументов ссылаться на SV. При всей их совместимости SV ни в какое сравнение не идет с V. Возможности V неимоверно ограничены, по сравнению с SV. Да и синтаксически в SV столько добавили...

 

В меньшей степени, но возможности V также ограничены по сравнению с VHDL. На небольших проектах это может не очень заметно, но на больших очень даже бросается в глаза.

 

мы говорим про V-2001|2005 или V-95?

в V2001 раздражает отсутствие структур - какие еще есть недостатки?

 

ну и большинству современных тулов даже указывать не нужно, что хочется SV и так понимают

 

лично я участвую в милионногейтовых проектах (АЗИК-и), писаных разными людьми на миксед RTL (VHDL и V, а SV запрещен по неким мутным соображениям, хотя PRESTO его замечательно понимает), и какой-то разницы по кол-ву багов между VHDL (~20% от результата по площади) и Verilog частями не замечаю. зато от качества тестирования, наличие багов сильно зависит. для FPGA понятно, что можно навалять чего угодно - цена ошибки меньше и порой проще проверять дизайн в железе, чем возится с верификацией. но, имхо, понятность/краткость описания сильно способствует баг-фиксу

 

Ошибки семантические в том числе (про функциональные речи нет). Язык самостоятельно производит различные преобразования данных. Они, конечно, все описаны в стандарте и прочих учебниках, но человек слаб и имеет свойство ошибаться/заблуждаться. Строгая же типизация данных как раз-таки нивелирует подобного рода вещи.

 

а что не доводилось наступать на то, что в VHDL integer 30-ти битный (вернее знаковый и старший бит игнорируется)? по-моей статистике, раз в год кто-нибудь из коллег на это натыкается

ну или же во всяких conv* функциях неправильная размерность в виде константы - тоже легко и часто

то есть вся эта типизация для самообмана

 

если бы это помогало, то программисты давно бы уже писали на ADA-е, а про С++ забыли бы как про страшный сон

 

[andrew_b 16]

Почему все так плотно сидят на VHDL? ведь он гораздо труднее veriloga

Какие он дает преимущества?

VHDL не даёт вам прострелить себе ногу.

Говорят, что Верилог похож на Си. Это миф. Я сам пишу на Си и хорошо его воспринимаю. Но воспринимать ацкий синтаксис Верилога я не могу. Что курили его создатели, я не знаю.