[alexadmin 0]

Если поменять местами VHDL и Verilog то полностью соглашусть с автором. Я в ужасе от конструкций Verilog;

 

Вы, наверное, начинали с VHDL? Вот и у меня та же беда... Кругом говорят VHDL - архаичен, слишком академичен, Verilog (System Verilog) мощнее и т.д., а я смотрю на синтаксис вирилога и прям тоска берет. У меня, конечно, есть несколько проектов успешно завершенных на Verilog, но эстетического удовольствия от того кода я не испытывал.

[Mad_kvmg 0]

Вы, наверное, начинали с VHDL? Вот и у меня та же беда... Кругом говорят VHDL - архаичен, слишком академичен, Verilog (System Verilog) мощнее и т.д., а я смотрю на синтаксис вирилога и прям тоска берет. У меня, конечно, есть несколько проектов успешно завершенных на Verilog, но эстетического удовольствия от того кода я не испытывал.

Попробуйте SystemVerilog, вот где эстетическое удовольствие.

Интерфейсы, структуры, юнионы, прям как на Си :) только аппаратуру описываете :)

Хотя все конечно индивидуально.

[petrov 7]

Вы, наверное, начинали с VHDL? Вот и у меня та же беда... Кругом говорят VHDL - архаичен, слишком академичен, Verilog (System Verilog) мощнее и т.д., а я смотрю на синтаксис вирилога и прям тоска берет. У меня, конечно, есть несколько проектов успешно завершенных на Verilog, но эстетического удовольствия от того кода я не испытывал.

 

Да по чесноку оба языка уродство какое-то, мне только AHDL понравился, с него начинал, потом выбор пал на VHDL так как на нём сразу было ясно что написано, Verilog показался китайской грамотой. Вообще особо смысла нет в эти мудрёные синтаксические конструкции вникать, внутри FPGA комбинационные схемы и D-триггеры, никаких процессов нету, читаем coding styles от производителя и пишем правильными шаблонами. ИМХО

[Raven 11]

Попробуйте SystemVerilog, вот где эстетическое удовольствие.

Интерфейсы, структуры, юнионы, прям как на Си :) только аппаратуру описываете :)

Хотя все конечно индивидуально.

 

Вся эта красота в теории, действительно, обещает возможность немного примириться с отсутствием ряда полезных врожденных свойств VHDL (жесткая типизация, продуманность возможностей для сложных иерарархичных проектов и т.п.) ради верификации и синтеза в одном языковом пространстве (а это свойство SV того стоит).

 

НО! Все радужно до столкновения с действительностью в виде отсутствия до сих пор реализации этих самых многих вкусностей SV такими монстрами, как, например, Synopsys. Типа: эта feature поддерживается синтез-тулом, но не поддерживается как надо симулятором, а вот эта - наоборот. Про FPGA tool flow и Mentor Graphics не знаю, может, там и получше картина. Но перед переходом на SV я бы проверял - а работают ли ваши завлекалки на целевых тулах.

[ZASADA 0]

Попробуйте SystemVerilog, вот где эстетическое удовольствие.

Интерфейсы, структуры, юнионы, прям как на Си :) только аппаратуру описываете :)

ага, пришел ко мне на работу вчерашний выпускник магистратуры с красным дипломом, взял формулу из матлаба и вот так красиво через структуры/флоуты воткнул. а потом долго удивлялся, почему не синтезируется.

история с описанием клоков-тоже из пальца высосана, в реальной железке если клок кривой-как ни опиши, все равно работать ничего не будет.

Изменено 3 июля, 2013 пользователем ZASADA

[alexadmin 0]

Да по чесноку оба языка уродство какое-то, мне только AHDL понравился

 

Так нас и надо, господа. Чтоб не выпендривались

[yes 6]

Да по чесноку оба языка уродство какое-то, мне только AHDL понравился

 

на форуме есть эпичный тред про сравнение AHDL с высокоуровневыми языками - рекомендую найти

 

а вообще зависит от задачи, если нужно какую-то простую логику описать, то навороты будут лишними.

как писали классики "кому и корова невеста" :)

 

[Vadim 0]

Все радужно до столкновения с действительностью в виде отсутствия до сих пор реализации этих самых многих вкусностей SV такими монстрами, как, например, Synopsys. Типа: эта feature поддерживается синтез-тулом, но не поддерживается как надо симулятором, а вот эта - наоборот.

+1

Про FPGA tool flow и Mentor Graphics не знаю, может, там и получше картина.

Получше в плане фичей, но хуже в плане качества. Сплошной глюкодром и минное поле.

Но перед переходом на SV я бы проверял - а работают ли ваши завлекалки на целевых тулах.

ПМСМ, SV на данный момент не готов для промышленного применения. Например, до сих пор нет стандарта на rtl, и синтезаторы синтезят по понятиям. Может, лет через пять...

 

 

[Raven 11]

ПМСМ, SV на данный момент не готов для промышленного применения. Например, до сих пор нет стандарта на rtl, и синтезаторы синтезят по понятиям. Может, лет через пять...

 

Ну это, батенька, в вас юношеский максимализм говорит :) Используют вовсю. Уже. Несмотря на все вышеописанное. Как грится - "пищит, но лезет" :)

 

P.S. Опять же - если не будут уже сейчас использовать - то с какой стати компаниям - EDA-водам улучшать/доводить до ума все это хозяйство? При ином раскладе и через 5 лет не изменится ничего.

[Vadim 0]

Используют вовсю. Уже.

И что? Я тоже использую. Но факты - вещь упрямая.

P.S. Опять же - если не будут уже сейчас использовать - то с какой стати компаниям - EDA-водам улучшать/доводить до ума все это хозяйство? При ином раскладе и через 5 лет не изменится ничего.

Будут использовать. Добровольные тестеры никогда не переведутся :)

 

[Raven 11]

Однако, мы отошли от темы.

 

Господин штабс-капитан, вам не доводилось такую вот книжечку в руках держать?

 

http://www.bhv.ru/books/book.php?id=1416 - 1-е издание (взять можно, например, тут - http://www.radiobiblioteka.ru/content/view/646/46/)

http://www.bhv.ru/books/book.php?id=13328 - 2-е издание (см. Гугл)

 

Очень полезное чтиво.

 

 

 

 

[Maverick_ 15]

Если поменять местами VHDL и Verilog то полностью соглашусть с автором. Я в ужасе от конструкций Verilog; Приведённый пример на VHDL выглядит так:

 

 

a <= b  when rising_edge( clk );

 

Всё понятно и без комментариев.

 

Вы, наверное, начинали с VHDL? Вот и у меня та же беда... Кругом говорят VHDL - архаичен, слишком академичен, Verilog (System Verilog) мощнее и т.д., а я смотрю на синтаксис вирилога и прям тоска берет. У меня, конечно, есть несколько проектов успешно завершенных на Verilog, но эстетического удовольствия от того кода я не испытывал.

 

полностью согласен с Вами

[Штабскапитан Овечкин 0]

Однако, мы отошли от темы.

 

Господин штабс-капитан, вам не доводилось такую вот книжечку в руках держать?

 

http://www.bhv.ru/books/book.php?id=1416 - 1-е издание (взять можно, например, тут - http://www.radiobiblioteka.ru/content/view/646/46/)

http://www.bhv.ru/books/book.php?id=13328 - 2-е издание (см. Гугл)

 

Очень полезное чтиво.

Благодарю за информацию. Только вот какая беда - категорически не перевариваю никакую документацию и никакую литературу в бумажном виде (за исключением художественной). Если бы найти где-то в электронном виде, только не со сканера, а чтобы был живой текст.