alxkon 0 29 мая, 2013 Опубликовано 29 мая, 2013 · Жалоба Здравствуйте! Иногда впадаешь в ступор от простых вещей. Пытаюсь понять есть ли какой скрытый смысл в следующем коде, по мне так бессмыслица: Оба клока 50Мгц и 25Мгц идут с одной ПЛЛ. rx_clk выходит наружу из ФПГА rx_clk_out : process( clk50mhz_0deg ) begin if( rising_edge( clk50mhz_0deg ) ) then if ( timing(0) = '0' ) then rx_clk <= clk25mhz_0deg; else rx_clk <= not clk25mhz_0deg; end if; end if; end process rx_clk_out; Из проекта для Циклона 3. Можно по крайней мере ползоватся примитивами для управлениия клоками, если это необходимо. Инверсия клока во первых протянет его через LUT, да и вообще странное решение. В проекте используются gated-clock и clock suspension все на обычной логике. Мопед не мой, старый, хозяин слился :) репорты по таймингам еще не смотрел, но в температурном шкафу после 45 градусов девайс с ходит с ума. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Kuzmi4 0 29 мая, 2013 Опубликовано 29 мая, 2013 · Жалоба 2 antsu88 Мне кажется, это такая идея у товарища была такая - с помощью регистра управления в реалтайме рулить частотой - она по идее должна получаться или сдвинутая на 180 градусов или такая же как основная.. Только это "..как то немножко по дебильному написано.." (МэрЪ Харькова) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
winipuh 0 29 мая, 2013 Опубликовано 29 мая, 2013 (изменено) · Жалоба Зачем интересно 25 МГц с PLL брать? Можно ж было 50 МГц поделить. reg clk_div; reg clk_out; always @(posedge clk_50MHz) begin clk_div <= ~clk_div; clk_out <= timing ? clk_div : ~clk_div; end зы извините, что на верилоге написал. вхдл уже почти забыл :) зызы А там еще оба клока с фазой 0. Как же это по 50МГц защелкивать 25МГц клок — с tsu ведь беда будет... Изменено 29 мая, 2013 пользователем winipuh Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
bogaev_roman 0 29 мая, 2013 Опубликовано 29 мая, 2013 · Жалоба Зачем интересно 25 МГц с PLL брать? Можно ж было 50 МГц поделить. А можно работать на одной частоте 50МГц, а триггер использовать как разрешающий сигнал en :) А вообще нужно репорты смотреть и убедиться, что частота rx_clk - правильно прописана в ограничениях и заведена на глобальную тактовую шину после фиттера. Она либо будет основной, либо сдвинутой на 180, в зависимости от значения timing. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
alxkon 0 29 мая, 2013 Опубликовано 29 мая, 2013 · Жалоба :beer: Спасибо, значит у нас аналогичные мысли. Констрейны там понаписаны, рапортов нет, только бинарник, нужно самому собрать проект и разобратся что к чему и кудой идут клоки. Но влияние температуры наводит на мысли о времянках. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
GAYVER 2 31 мая, 2013 Опубликовано 31 мая, 2013 (изменено) · Жалоба в свое время за пропускание синхры через логику меня били по рукам ))) Изменено 31 мая, 2013 пользователем GAYVER Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
bogaev_roman 0 31 мая, 2013 Опубликовано 31 мая, 2013 · Жалоба в свое время за пропускание синхры через логику меня били по рукам ))) Я лично ничего критичного в этом не вижу. Главное, чтобы получившаяся частота на триггере висела и была грамотно обконстрейнена. Ну и удостоверится, что пошла частота по клоковому дереву. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться