[avarte 0]

xc9572xl

vq44

10c

 

проектирую в ISE 14.4

суть проблемы в том что в проекте есть 3 входа и 3 выхода при попытке запустить “подключение к ножкам” имеем не выходы проекта и выходы элемента D-тригер, если удалить Dтригер то все нормально и I/O проекта нормально подключаются к ножкам и прошивается.

 

возможно что что-то просто упускаю, т.к. давно не занимался плисами и вот реши вспомнить, прошу помощи.

rt1.rar

[avarte 0]

не ответили мне и правильно сделали, я бы тоже не отвечал на белиберду, просто писал вечером уже весь в мыле.

 

 

более подробное описание проблемы

в программе ICE 14.4

для плис XC9574xl

vq44

10c

создается вот такой проект

после чего запускается Xilinx PACE и я вижу все свои входы и выходы проекта, нормально их расставляю

потом дорисовываю D-триггер в соответствующем виде

и после запуска Xilinx PACE, вижу что те выходы, которые были проставленные на предыдущим шаге, стали ОШИБКАМИ, и программа предлагает расставить выходы только D-тригера, а не проекта целиком

прошу указать на мои ошибки, и натолкнуть на мысль что я делаю неправильно

сам проект загружен в первом посте.

[vladec 7]

А на схеме не надо добавить входные и выходные буфера (IBUF, OBUF)?

[avarte 0]

замечания на отсутствие буферов выдается, но я пока не заморачиваюсь, т.к. проект не окончательный а она и без буферов работает, вот только если буферы могут мою ошибку исправить, ща попробую

[iosifk 3]

и после запуска Xilinx PACE, вижу что те выходы, которые были проставленные на предыдущим шаге, стали ОШИБКАМИ, и программа предлагает расставить выходы только D-тригера, а не проекта целиком

 

После компиляции ISE поменял полярность сигналов на входе триггера и убрал инвертор с выходе триггера. Зачем ему городить лишнюю цепь?

Это сейчас Вы только одного инвертора не увидели, а потом после комиляции будут "исчезать" большие куски проекта. Особенно, если компилятор поймет, что у них какие-либо нужные ему входы не подключены...

[avarte 0]

iosifk спасибо за замечание, однако это не решает вставшую проблему

 

буферы тоже её не решают

 

вопрос остается открытым

[winipuh 0]

iosifk

вопрос остается открытым

А если ну его этот PACE и просто вручную написать UCF-файл?

[avarte 0]

А если ну его этот PACE и просто вручную написать UCF-файл?

программа не принимает такой вариант

[winipuh 0]

программа не принимает такой вариант

Кто не принимает? ISE WebPack? :blink:

[avarte 0]

т.е. вы предполагаете что PACE косячит?

может попробуете загрузить файлы с первого поста и попробовать, потому что у меня не работает

 

самое интересное что если на VHDL написать элемент D-тригера то все хорошо, но необходимо использовать именно стандартные элементы и рисовать в схемном редакторе.

 

в ISE 13.3 тоже самое, скорее всего я где то, чего-то не учел и не выбрал вот только понять не могу где

[Strob 0]

xc9572xl

vq44

10c

 

проектирую в ISE 14.4

суть проблемы в том что в проекте есть 3 входа и 3 выхода при попытке запустить ”подключение к ножкам” имеем не выходы проекта и выходы элемента D-тригер, если удалить Dтригер то все нормально и I/O проекта нормально подключаются к ножкам и прошивается.

 

возможно что что-то просто упускаю, т.к. давно не занимался плисами и вот реши вспомнить, прошу помощи.

 

 

Не уверен что причина в этом, однако в ISE есть два разных I/O Pin Planning. Один Pre-Synthesis, а другой Post-Synthesis. Вам нужен именно Post-Synthesis. При запуске Pre-Synthesis симптомы как раз похожие

Изменено 2 апреля, 2013 пользователем Barktail

[winipuh 0]

т.е. вы предполагаете что PACE косячит?

может попробуете загрузить файлы с первого поста и попробовать, потому что у меня не работает

 

самое интересное что если на VHDL написать элемент D-тригера то все хорошо, но необходимо использовать именно стандартные элементы и рисовать в схемном редакторе.

 

в ISE 13.3 тоже самое, скорее всего я где то, чего-то не учел и не выбрал вот только понять не могу где

Попробовал. Сделал проект (архив у Вас, кстати, битый).

Да, вылезла такая же ошибка...

 

 

Написал UCF-файл ручками (при запуске PACE, если Вы заметили, этот файл автоматически создается и пристегивается к проекту):

NET "din_1" LOC = "P5";
NET "din_2" LOC = "P6";
NET "din_3" LOC = "P7";

NET "dout_1" LOC = "P30";
NET "dout_2" LOC = "P31";
NET "fd_out" LOC = "P32";

Проект собрался...

 

 

Вопрос :)

Зачем Вам так с этим PACE мучаться? Редактируйте UCF-файл вручную.

Или даже просто пользуйтесь установкой атрибута LOC на элементах IBUF и OBUF - даблклик на элементе->New->Atribute name LOC, Atribute value Pxx (xx - номер пинки).

Изменено 2 апреля, 2013 пользователем winipuh

[avarte 0]

Или даже просто пользуйтесь установкой атрибута LOC на элементах IBUF и OBUF - даблклик на элементе->New->Atribute name LOC, Atribute value Pxx (xx - номер пинки).

спасибо, про 2клик не знал

вопрос по подобной проблеме задан на “форум.хилинх.сом” однако и там ответа не было

 

однако же, это баг?

[winipuh 0]

однако же, это баг?

Не знаю. :)

Сам я раньше этим PACE никогда не пользовался и документацию на него никогда не читал...

Наверное просто не умеем его готовить. :)

[avarte 0]

Не знаю. :)

Сам я раньше этим PACE никогда не пользовался и документацию на него никогда не читал...

Наверное просто не умеем его готовить. :)

Вы всегда на буферах прописываете?

кстати попробовал на самих входа/выходах прописывать, работает и предупреждений меньше вылазит, только что отобразить нельзя чтобы на схеме видно было.