[dima_spb 0]

А как-же IP коры на Verilog напр. писанные в разных ПЛИС (заранее неизвестных) работают? Что смущает-то?

 

Причем тут IP коры?

 

А если о них говорить, то блоки созданные по средствам IP генератора в САПРе ISE ПЛИС ф. Xilinx компилируются далеко не под всеми семействами ПЛИС.

 

еще вопрос: до какой температуры надо нагреть чип при пайке (по даташиту 220 градусов), чтобы в нем что-то отгорело или попортилось?

 

Я совсем не против тех вопросов, которые вы задаёте, НОООО в чём их смысл??????????????????????? Вы же сами в тех. описании нашли температуру 220 град.

 

чтобы в нем что-то отгорело или попортилось?

 

Это как? Отгорело и попортилось=))))))))))))))))))))))))))))) Что вам эта температура поможет преодолеть?=)

 

P.S. В будущем лучше разрабатывать платы как пишется в книжках или хотябы стараться сделать это похоже. Множество вопросов отойдёт. И старайтесь покупать кристаллы у официальных дистребюйторов актуальные семейства на момент покупки.

[topor_topor 0]

Я задаю период основного клока и честно говоря не понимаю на какие сигналы надо накладывать временные ограничения на такой скорости.

в пайке с большой вероятностью все в порядке...

в общем прошу помощи по STA констрейнам.

1) Если Вы 100% уверены в контактах BGA, особенно питания и клока то характер вашего сбоя всётаки очень похож на тайминг виолейшины.

...иначе правильно часами оно-бы врядли работало с плохой пайкой.

 

2) Если вы задали только максимальную частоту, то скажите какой источник клока вы используете?

Какая его номинальная частота, скважность, розбросс частоты при изменении температуры+питания? Наихудшая комбинация этих факторов соответствует тому что вы задали?

3) Как Вы задавали розброс напряжения питания и диапазон температур при компиляции проекта?

Эти диапазоны соответствуют вашим реальным условиям? В.т.ч гарантирует ли вам это источник питания? Проверили это?

 

Ну и по STA ....

4) Задание максимального клока в принципе неявно для пользователя задаёт самые жесткие требования по таймингам.

Если при этом никаких тайминг эроров нет, то должно всё быть ОК.

5) Проблемы с таймингами могут возникнуть если у вас не чисто синхронный дизайн....

- сколько у вас клоковых доменов (источников клока)?

- как внешние сигналы вы привязываете к внутреннему клоку?

- если вы работаете с интерфейсом (аля паралельный порт), то как вы привязываете его сигналы к внутреннему клоку, и учитываете ли вы задержки что при этом возникают?

6) ну и почитать:

http://www.altera.com/literature/hb/qts/qt...&WT.oss=STA

Советую сразу учится правильно, и задавать STA констрейны в SDC формате.

 

 

[dima_spb 0]

6) ну и почитать:

http://www.altera.com/literature/hb/qts/qt...&WT.oss=STA

Советую сразу учится правильно, и задавать STA констрейны в SDC формате.

 

технология Virtex ф. Xilinx

[topor_topor 0]

технология Virtex ф. Xilinx

А что, STA в Альтере от Virtex ф. Xilinx принципиально отличается особенно в плане задания констрейнов в SDC формате?

 

[dima_spb 0]

А что, STA в Альтере от Virtex ф. Xilinx принципиально отличается особенно в плане задания констрейнов в SDC формате?

 

Принципиальных отличий не нужно.....досточно просто отличий B)

[topor_topor 0]

Принципиальных отличий не нужно.....досточно просто отличий B)

А пример SDC тайминг констрейна в Ксайлинксе и Альтере привести можете?

ну в котором видно это простое отличие?

 

[Flood 13]

а глюк был конкретно такой (правда уже писал) что FIR корка с типичными входными воздействиями выдает совершенно некорректные выходные. причем это появляется в случайные моменты (например, может работать несколько часов без сбоев, но при перезапуске может быстро выдать ошибки) на неработающей плате. соответственно на других платах ни разу такого не наблюдалось.

 

А ПЛИС использует какие-нибудь внешние (синхронные) интерфейсы или переходы клоков внутри проекта?

Например, может ли быть такое, что от включения к включению фазы разных тактовых частот встают друг относительно друга в случайном положении?

 

правильно поняли насчет перемаркировки. увидели перемаркированные Impact'ом.

 

Прикольно :) Нет случаем качественных фотографий перемаркированных чипов? Маркировка идеальная, или видно китайщину?

 

 

еще вопрос: до какой температуры надо нагреть чип при пайке (по даташиту 220 градусов), чтобы в нем что-то отгорело или попортилось?

 

http://www.xilinx.com/support/documentatio...tes/xapp427.pdf

 

Кроме того, если по каким-то причинам приходится использовать бушные кристаллы, реболл и повторную пайку при возможности лучше делать по свинцовой технологии. Гораздо больше шансов сохранить чип в добром здравии, особенно при ручной пайке.

[balakhonoff 0]

Проблема решилась!=)

 

Сначала обнаружили, что плис начинает ловить глюк с неправильной работой корки ких-фильтра не только сама в случайные моменты, но и когда дотрагиваешься пальцем до конденсаторов висящих на ее цепях, начали искать конкретные кондеры на каких это дело случается, оказалось, что это разделительные конденсаторы в цепи основного клока (и единственного в проекте), то есть при касании видимо плиса получала некоторую помеху на клоке и больше не возвращалась в рабочий режим ( рабочий всмысле именно ip-ядра не начинали больше работать правильно), цепь клока LVDS, начал проверять как я его обрабатываю и в глобальном буфере диф клока не был указан необходимый согласующий резистор (терминатор), а внешнего на плате нет. После выставления параметра DIFF_TERM в TRUE касание пальцев прекратило влиять на зависания и они исчезли и в случайные моменты.

 

Всем большое спасибо!

 

кристаллы перемаркированные выглядели вполне как обычные, лазерной гравировки на них не было ( но они же не обязательно с лазерной должны быть )

 

про STA констрейны буду читать.

 

 

 

По перемаркированным кристаллам, опустили в ацетон, и верхний слой краски сошел, и под надписью vlx195 обнаружилась vlx130=)

[Flood 13]

Шикарное фото! Они их что, покрасили серебряной краской?

А вообще, цель такой перемаркировки мне не понятна. Неужели так много выиграли на разнице между реальными 130 и поддельными 195?

[drum1987 0]

Ну бегло по efind килобакс разница между ними:)краска под металл...так сразу и не поймешь, разве что ногтем если царапать, то чувствуется что мягкая

[Flood 13]

так сразу и не поймешь, разве что ногтем если царапать, то чувствуется что мягкая

 

И вам тоже такие попадались?

Надо же, не зря Xilinx на лазерную маркировку перешли. Хотя, если надо будет, китайцы и от нее средство найдут.

[drum1987 0]

Мы в одной конторе работаем...я эти микросхемы и пересаживал. В пятницу делали рентген 3х рандомно выбранных плат, и чел сказал что все отлично село, так что Goose не в том глазу бревно искал :twak: