[vitan 2]

В старых версиях кажется был такой файл. В 16.5 - нет...

Удивительно. Я читаю хелп именно от 16.5. Может, у Вас его нет потому что Вы не делали упаковку? Ну, например, открываете архивные проекты, а в архив у Вас "лишние" файлы не попадают.

 

Этот файл должен быть. Как я понял, в названии именно по этой причине упоминается HDL. Т.е. для упаковщика исходной информацией является нетлист HDL, а не схема. Это очень помогло бы в моей задаче...

 

Кстати, интересующимся темой могу подсказать интересный ресурс. Как бы не пришлось использовать его вместо традиционного верилога или VHDL... :) У них генерится нормальный нетлист для PADS, но пока нету backannotate и работы с библиотеками. Обещают сделать, только непонятно когда... А так уже хоть сейчас можно "рисовать"...

[Uree 1]

Vitan, это тестовый проект созданный именно в 16.5, когда мы на него переходили. Специально для проверки всяких вопросов и отличий между версиями. Так что он нарисован, упакован, передан в РСВ с некоторыми констрейнами. Бессмысленный, но "честный" вариант проекта. В нем даже полный набор логов лежит, и файл verilog.log - пустой.

[vitan 2]

Vitan, это тестовый проект

Ммм... Вы хотели приложить файл, но забыли? Или Вы про скриншоты?

 

В нем даже полный набор логов лежит, и файл verilog.log - пустой.

Если это так, то тогда они в этой версии отказались от промежуточного верилога, либо я неправильно все понял. На буржуйских форумах, кстати, тоже писали, что верилог/вхдл генерится. Однако, чтобы отказаться от верилога, нужно сильно много переписывать кода, а на их месте я бы не стал делать таких резких движений, да еще и непонятно зачем...

 

Ant_m

А у Вас какая версия?

[Uree 1]

Я о скриншотах проекта говорил. Нечего там прикладывать.

В версии 16.3 на каждом уровне проекта(в каждом модуле) были верилог файлы. Но в версии 16.5 был переработан именно движок работы маршрута схема-плата и система хранения данных: убраны отдельные ветки для хранения свойств всего и вся в проекте и ветка с констрейнами определяемыми на уровне схемы и убран верилог уровень схемы, ни файла verilog.v, ни файла vlog004u.cir в каталоге со схемой(да и в других местах) больше нет. Зато на уровне схемы добавили файлы для хранения property/constraints.

Verilog по полной программе доступен в маршруте "Programmable IC" - там хоть схему вводи, хоть текстом пиши.

[vitan 2]

Но в версии 16.5 был переработан именно движок работы маршрута схема-плата

Мда. Тут встает Ваш любимый вопрос: зачем? Вы знаете, с какой целью? Я что-то понять не могу... Плюс тогда налицо проблемы с хелпом. Не верится, что такой большой кусок работы тупо забыли отразить в хелпе...

 

<...> убраны отдельные ветки <...> и ветка с констрейнами определяемыми на уровне схемы <...> Зато на уровне схемы добавили файлы для хранения property/constraints.

Я что-то не понял этой фразы. Так добавили или убрали? И на каком уровне? И что добавили\убрали?

 

Verilog по полной программе доступен в маршруте "Programmable IC" - там хоть схему вводи, хоть текстом пиши.

Еще бы. Однако, вопрос: я могу переключиться именно на этот режим и генерить нетлист верилог\вхдл для упаковщика PCB, а не для микросхемы, или упаковщик его не поймет?

[Ant_m 0]

Не верится, что такой большой кусок работы тупо забыли отразить в хелпе...

А мне верится что это легко может быть. :maniac: Учитывая сколько всяких "забытостей" есть в хелпе версии 16.3, например в моделировании.

И даже допускаю что это сделано намерено, для зарабатывания денег на курсах "повышения квалификации", где эти "забытые" тонкости расказывают.

 

vitan, у меня версия 16,3. Ели еще интересно, вот схема:

Вот verilog.v:

`timescale 1ns/1ns

module test_vrc ();
// generated by  HDL Direct 16.3-S028 (v16-3-85AW) 3/28/2011
// on Thu Sep 06 10:19:55 2012
// from design_lib/TEST_VRC/sch_1

  // global signal glbl.gnd_earth;
  // global signal glbl.vcc_5v;

  wire  unnamed_1_capacity_i2_b;

  wire  gnd_earth;
  wire  page1_gnd_earth;
  wire  vcc_5v;
  wire  page1_vcc_5v;

  assign gnd_earth = glbl.gnd_earth;
  assign page1_gnd_earth = gnd_earth;
  assign vcc_5v = glbl.vcc_5v;
  assign page1_vcc_5v = vcc_5v;

  assign vcc_5v  = glbl.vcc_5v;
  assign gnd_earth  = glbl.gnd_earth;
  assign gnd_earth  = glbl.gnd_earth;

// begin instances 

  resistor page1_i1  (.a(glbl.vcc_5v),
    .b(unnamed_1_capacity_i2_b));

  capacity page1_i2  (.a(glbl.gnd_earth),
    .b(unnamed_1_capacity_i2_b));

  resistor page1_i3  (.a(unnamed_1_capacity_i2_b),
    .b(glbl.gnd_earth));

endmodule // test_vrc(sch_1)

 

Проект-test_vrc_compress.zip

 

Но, ИМХО, делать/писать электрические схемы на верилог это плохая затея...

 

 

[Uree 1]

Насчет плохости затеи Vitan должен быть в курсе, ему об этом уже писали:)

Vitan, я не буду подробно расписывать изменения, где и какие произошли. Писать много, а толку чуть. Старой версии Вы не знаете, новой тоже. С точки зрения обычного пользователя изменения положительные, работать со схематиком стало проще, теперь все лежит в одном месте и убраны непонятные режимы работы со схемой(expand, property edit или как он там назывался...) а что конкретно они там внутри изменили можно и не копаться. Хотя копаться не обязательно, достаточно взять проект в предыдущей версии и открыть с обновлением в текущей. Потом сравнить исходный каталог с обновленным - и все сразу видно.

По теме: в схематике есть визард генерации иерархических символов. Вот ему на вход можно подсовывать как каталог с деревом иерархии, так и верилог файл. Правда потом этот символ все равно должен оказаться _на_схеме_, и уже с этой схемы будет генерится пэкейдж, передаваемый в РСВ. Но как вариант - может быть.

[vitan 2]

А мне верится что это легко может быть. :maniac: Учитывая сколько всяких "забытостей" есть в хелпе версии 16.3, например в моделировании.

И даже допускаю что это сделано намерено, для зарабатывания денег на курсах "повышения квалификации", где эти "забытые" тонкости расказывают.

Спасибо!

 

Эти все проблемы меня уже очень сильно достают. Хоть свой САПР пиши. :)

 

А что скажете на мой первый вопрос?

Вопрос: при обратной аннотации упаковщик генерирует новый верилог? Или он вносит изменения в схему, и мне надо будет снова нажимать на сейв или паковать схему (в данном случае несуществующую)?

Но, ИМХО, делать/писать электрические схемы на верилог это плохая затея...

 

И еще вопрос по 16.5. Ладно, пускай концепт не генерит верилог. Но упаковщик-то понимает его (если вручную написать)?

 

Насчет плохости затеи Vitan должен быть в курсе, ему об этом уже писали:)

Че-то не припоминаю... Ткните-ка пальцем. :)

 

По теме: в схематике есть визард генерации иерархических символов. Вот ему на вход можно подсовывать как каталог с деревом иерархии, так и верилог файл. Правда потом этот символ все равно должен оказаться _на_схеме_, и уже с этой схемы будет генерится пэкейдж, передаваемый в РСВ. Но как вариант - может быть.

Это - да, но это не то, к сожалению.

 

[Ant_m 0]

А что скажете на мой первый вопрос?

Тут я пас, то что верилог формируется из схемы это понятно, а вот как этот файл используют другие интрументы... Нужно очень подробно понимать процесс упаковки/импорта/экспорта, а там ведь куча утилит и каждая делает свои файлики. А какие из них первичные какие вторичные и т.д черт ногу сломит.

Я вяло пытался в этом разобраться, для системы контроля версий - чтобы лишние, генерируемые, файлы не хранить, но потом забил.

[Uree 1]

И еще вопрос по 16.5. Ладно, пускай концепт не генерит верилог. Но упаковщик-то понимает его (если вручную написать)?

 

Скорее всего понимает, раз начинку иерархического символа можно представить в виде верилог файла. Но боюсь данные он первично берет только со схемы, так что без схемы с минимум одним символом в виде квадрата не обойтись.

 

Че-то не припоминаю... Ткните-ка пальцем. :)

 

Vitan, некогда искать, но с этой идеей Вы уже высказывались и комменты по этому поводу уже были. Достаточно давно, несколько месяцев, а то и с год тому назад, но было, не помню точно когда.

 

Меня вот другой момент интересует, о котором я тогда писал и сейчас вновь хочу поднять.

Понятное дело, что схема более удобочитаема, нежели просто текст. По крайней мере схема, в которой присутствует чуть больше элементов, чем только несколько цифровых чипов связанных между собой шинами/сигналами и питания к ним без стабилизаторов, развязок/фильтров и прочего. Схему всегда можно открыть(в том числе в бумажном виде), посмотреть и быстро понять, что там и как. Со текстом на несколько десятков страниц так не выйдет, через 3-6 месяцев даже свои собственные исходники выглядят не очень ясно, что уж о чужих говорить.

Дальше Вы Vitan мощно боретесь за удобство в читаемости схем/плат, с разделением на зоны, их описанием, указанием этих зон в перечне и т.п, чтобы легко находить требуемые компоненты и т.д.

И тут я перестаю Вас понимать - с одной стороны боретесь за читаемость всего и вся, с другой стороны хотите сделать исходники РСВ нечитаемыми в принципе. Где логика?

[vitan 2]

Скорее всего понимает, раз начинку иерархического символа можно представить в виде верилог файла. Но боюсь данные он первично берет только со схемы, так что без схемы с минимум одним символом в виде квадрата не обойтись.

Этот вариант меня устраивает. Вот бы он еще и работал бы... Будем проверять.

 

Vitan, некогда искать, но с этой идеей Вы уже высказывались и комменты по этому поводу уже были. Достаточно давно, несколько месяцев, а то и с год тому назад, но было, не помню точно когда.

А... Это я помню. Вы тогда сказали "ну-ну" и дальше тема не развилась. :) Вы еще, правда, усомнились в возможности описания цепей питания, на что я Вам ответил, что эти цепи ничем от других не отличаются. Дальше разговор не пошел.

 

Меня вот другой момент интересует, о котором я тогда писал и сейчас вновь хочу поднять.

Понятное дело, что схема более удобочитаема, нежели просто текст. По крайней мере схема, в которой присутствует чуть больше элементов, чем только несколько цифровых чипов связанных между собой шинами/сигналами и питания к ним без стабилизаторов, развязок/фильтров и прочего. Схему всегда можно открыть(в том числе в бумажном виде), посмотреть и быстро понять, что там и как. Со текстом на несколько десятков страниц так не выйдет, через 3-6 месяцев даже свои собственные исходники выглядят не очень ясно, что уж о чужих говорить.

Хотите обсудить удобство? Это же вещь субъективная. Меня при этом не волнует даже то, что большинство народу вокруг меня мне постоянно говорит, что это не удобно. Раз удобно мне, я буду так делать, ибо я разрабатываю сей девайс. И не надо мне рассказывать, что схемой пользуется помимо меня еще куча народу. Я не первый год их рисую, и знаю, что схема просто не нужна никому. Даже мне самому.

 

 

Дальше Вы Vitan мощно боретесь за удобство в читаемости схем/плат, с разделением на зоны, их описанием, указанием этих зон в перечне и т.п, чтобы легко находить требуемые компоненты и т.д.

И тут я перестаю Вас понимать - с одной стороны боретесь за читаемость всего и вся, с другой стороны хотите сделать исходники РСВ нечитаемыми в принципе. Где логика?

Никаких противоречий. В рамках схематики возможность легко находить компоненты обеспечивается зонами. В тексте будет множество своих возможностей (комментарии, метки и т.д.). Это не вопрос логики моих действий, это вопрос использования той или иной технологии создания платы. И глубины ее использования.

[Uree 1]

Комментарии, метки... которые нужны, чтобы прокомменитровать то, что видно в схеме? Смысла не вижу, но если Вы делаете что-то исключительно для себя, то почему бы и нет. В принципе можно вообще только РСВ рисовать, без предварительной работы в схеме/тексте/чем-то еще... Вопрос удобства, как Вы уже сказали.

 

Upd В принципе можно и схему описать сразу нэтлистом(верилог в какой-то мере им и будет являться) и плату нарисовать на бумажке или в каком-нибудь пайнте, при схеме сделанной в САПРе. Вопрос зачем тогда нужны вообще САПР со своим маршрутом проектирования и что делать дальше с таким "проектом" :)

[vitan 2]

Вопрос зачем тогда нужны вообще САПР со своим маршрутом проектирования и что делать дальше с таким "проектом" :)

Между прочим, правильный вопрос (если забыть о "бумажке"). Уже не первый раз этот вопрос встает. Вопрос о будущем схематика. Не буду говорить об аналогиях в мире FPGA\ASIC и моделирования, там, как известно, нынче схема - чуть ли не дурной тон.

Лично я думаю, что платы до сих пор рисуют в схематике только потому, что уровень сложности большинства проектов позволяет рисовать их именно так, т.е. не задействовать HDL. Даже самые сложные платы состоят пока только лишь из сотен компонентов, максимум - тысяч. И ничто не предвещает изменений, ибо степень интеграции компонентов повышается, а это ведет к уменьшению их количества на плате.

Но, как только их становится много (а у каждого порог свой, меня уже, к примеру, напрягаяет любое количество больше 1 :) ), либо когда нужна развитая иерархия и реюз, то тут HDL вне конкуренции. Я сам рисую достаточно некислые иерархические схемы с кучей каналов и т.п., но все равно чувствуется, что это не то. А вот HDL - это то. Это просто мои ощущения, подкрепленные опытом разработки для ПЛИС, кстати.

 

А про то, "что дальше делать" у меня встречный вопрос. А что Вы хотели бы такого сделать? И что Вы обычно такого делаете, что Вам так сильно нужна схема? За много лет мне внятного ответа никто не дал. Можете попробовать, но у меня найдется ответ на любой Ваш аргумент, по крайней мере до сих пор в аналогичных спорах с другими людьми на эту тему находилось. Готовы? :)

[Uree 1]

Я передаю схему в производство и техподдержу, высылаю их для ревью частей схемы в сторонние фирмы(обычно к производителям чипов) и т.п. Т.е. они не остаются у меня на компе в архиве, а расходятся в разные стороны мира разным людям. Если Вы думаете, что они обрадуются небольшому томику с распечаткой "схемы" в виде текста - Вы сильно ошибаетесь... Я уж не говорю о передаче полного пакета документации стороннему заказчику или попытке провести такую документацию по системе ISO900x или российскому ГОСТу - тут вообще весело будет.

Хотя, опять же, если делать самому и для себя - можно все, что угодно. Правда вопрос "зачем" встает еще выше.

[vitan 2]

Я передаю схему в производство и техподдержу, высылаю их для ревью частей схемы в сторонние фирмы(обычно к производителям чипов) и т.п. Т.е. они не остаются у меня на компе в архиве, а расходятся в разные стороны мира разным людям. Если Вы думаете, что они обрадуются небольшому томику с распечаткой "схемы" в виде текста - Вы сильно ошибаетесь... Я уж не говорю о передаче полного пакета документации стороннему заказчику или попытке провести такую документацию по системе ISO900x или российскому ГОСТу - тут вообще весело будет.

Хотя, опять же, если делать самому и для себя - можно все, что угодно. Правда вопрос "зачем" встает еще выше.

Ну что ж, пройдемся.

В производство. Можно поинтересоваться, зачем (С) она там? :)

В техподдержку. Вопрос тот же. Что они там с ней делают? Разбираются, как устройство работает? Хотите сказать, что без схемы это невозможно?

В сторонние фирмы. Опять же, какая цель? Если просто соответствовать привычным стандартам, то все понятно. Но что там в этих схемах они хотят увидеть? Если их об этом спросить, то они снова не смогут четко ответить.

Все упрется в привычку и личные предпочтения. А они среди тех, кто делает платы не меняются, выше уже написал почему. Но меня привычки большинства моих соседей никогда не останавливали.

Зачем? Чтобы быстрее и качественнее создавать платы и устройства, вот и все. Поверьте, в больших проектах это имеет смысл. Вы сами пробовали когда-нибудь? С ПЛИС дело имели?