[Pathfinder 0]

Кто сталкивался с Altera Cyclone IV, может попадался какой референсный дизайн цепей питания для неё?

Пытаюсь с помощью "Power Distribution Network Design Tool" от Altera оптимизировать номиналы и количество блокировочных конденсаторов, но оно требует 6-7 различных номиналов даже для цепей VCCA. Она действительно такая требовательная?

[kovigor 6]

Она действительно такая требовательная?

 

Схемы DevKit'ов на ней поищите и их проанализируйте ...

[_pv 79]

но оно требует 6-7 различных номиналов даже для цепей VCCA. Она действительно такая требовательная?

ну не удивительно что аналоговое питание должно быть более аккуратным.

 

но вот на плате BeMicroSDK, судя по количествам конденсаторов, они что-то особо не заморачиваются по этому поводу.

[mikeT 0]

У нас стоит подобный вопрос - именно для Cyclone IV.

Тулз (Power Delivery Network) пока не использовали.

 

На данный момент не спеша собираем инфу по имеющимся референс-дизайнам.

Могу посоветовать посмотреть на плату кита DE2-115 (Terasic). В частности, по поводу VCCA, похоже там никто особо не заморачивался - стоит 4 конденсатора по 0.1мк и вроде все (хотя лучше проверьте, конечно сами). Я не призываю тупо копировать "как у Терасика" или "как сделал Вася". Просто привожу пример дизайна, выполненного достаточно солидной конторой. Можно у Альтеры посмотреть аналогичный кит, у них Терасиком ряд китов практически одинаковые, я даже не понимаю зачем их под двумя разными марками выпускать.

 

Если что найдете интересного напишите пожалуйста в тему - думаю этот вопрос будет многим интересен.

Изменено 3 марта, 2012 пользователем mikeT

[Pathfinder 0]

Одна из вещей, которая меня настораживает, заключается вот в чём.

Достаточно ли поставить по одному блокировочному конденсатору рядом с выводами питания, или всё-таки требуется несколько различных номиналов?

 

С точки зрения оптимизации производственного процесса первый вариант предпочтительнее, поэтому хотелось бы понять, действительно ли есть необходимость во втором.

В схеме "Cyclone IV GX Transceiver Starter Kit Board" от Altera и схеме, приведённой _pv, используется как раз второй подход. Причём все конденсаторы в одной цепи питания имеют разные номиналы, а значит, рядом с некоторыми выводами питания будет стоять только очень маленькая ёмкость, а с некоторыми - только сравнительно большая. По-видимому, предполагается наличие отдельного слоя питания (точнее, отдельной пары питание+земля) для каждой цепи, который обеспечивает низкоимпедансное соединение всех этих конденсаторов. Однако при таком подходе далёкий конденсатор соединяется с выводом микросхемы через четыре переходных отверстия, индуктивность которых заметно выше, чем та, которую обеспечивают слои питания. И в результате вредное влияние переходных отверстий и далёкого расположения может нивелировать пользу от конденсаторов меньшей ёмкости на высоких частотах.

 

В схемах китов от Terasic такой подход используется только для VCCINT, а для VCCD_PLL и VCCA - используется первый. Впрочем, это может быть потому, что PLL там не используются вообще.

 

Попробовал проанализировать S параметры для MLCC конденсаторов от Murata, и накопал кое-чего интересного.

 

 

Во-первых, выше резонансной частоты конденсаторы 1 uF и 0.1 uF обладают МЕНЬШИМ импедансом, чем конденсаторы меньшей ёмкости.

Во-вторых, польза от дополнительных конденсаторов меньшей ёмкости уменьшается с уменьшением номинала. Добавлять что-то меньше 1 nF, похоже, не имеет смысла.

В-третьих, картинка заметно отличается от той, которая отображается в Altera PDN Tool. Эффект от добавления конденсаторов меньшей ёмкости оказывается заметно слабее.

 

Вероятно, дело в том, что Altera используют модель конденсатора z=1/(j*w*C)+j*w*ESL+ESR. Но у керамических конденсаторов действительная часть импеданса зависит не только от сопротивления проводящих слоёв, но и от потерь в диэлектрике, которые сильно зависят от частоты. Кроме того, эти потери на высоких частотах уменьшают эквивалентное параллельное сопротивление, которое в этой модели не учитывается вообще.

 

P.S. кто знает, как масштабирование картинки отключить?

 

Может быть, это специфика 0603, а у 0402 - всё гораздо лучше?

 

 

Нет, всё почти то же самое. Впрочем, небольшие преимущества у 0402 в сравнении с 0603 всё-таки есть:

 

 

Правда, это характеристики самих конденсаторов. Нужно ещё учесть их соединения.

0402 как правило удаётся разместить ближе к микросхеме, а контур тока, образовываемый конденсатором со слоями питания и земли, в этом случае меньше, а значит, ниже его индуктивность.

В общем, 0402 для этой цели выглядят гораздо интереснее.

 

Кстати, NP0 в отношении ESR заметно лучше, чем X7R.

 

 

В резонансной области импеданс ниже примерно в 4 раза. Правда, сами резонансные частоты примерно те же самые.

 

 

[cioma 0]

Поищите, подробно обсуждалось на форуме.

 

Для цифровых питаний принцип такой: ставить наибольшую доступную емкость в наименьшем доступном корпусе. Несколько номиналов в одном и том же корпусе ставить не надо (что видно из ваших картинок).

 

Вот здесь подробнее:

http://www.sigcon.com/Pubs/news/1_17.htm

http://www.sigcon.com/Pubs/news/9_07.htm

http://www.sigcon.com/Pubs/straight/resonance.htm

http://www.sigcon.com/Pubs/news/6_09.htm

 

[HFSSL 0]

Одна из вещей, которая меня настораживает, заключается вот в чём.

Достаточно ли поставить по одному блокировочному конденсатору рядом с выводами питания, или всё-таки требуется несколько различных номиналов?

 

 

Похоже, что вы копаете глубже, чем те кто вам советуют. Количество и номиналы конденсаторов зависит от величины целевого импеданса, а он целиком зависит от объема и тактовых частот проекта. Без полигонов в больших ПЛИС не обойтись. А проблема удаленности конденсаторов решается элементарно - делаются удаленно небольшие полигончики в топе или боте - конденсаторы ставятся в рядок между полигончиками, а от них сколько нужно отверстий (для получения R и L) к основным полигонам столько и делают. Я пользуюсь PDN, хотя и понимаю, что модель приближенная, помогает.

[Pathfinder 0]

cioma,

большое спасибо за ссылки.

Кстати, там же есть ещё очень полезная заметка о том, как определить параметры эквивалентной ESR+ESL модели стабилизатора по его реакции на скачок выходного тока: http://www.sigcon.com/Pubs/edn/VoltageRegModel.htm. Это необходимо для того, чтобы использовать PDN Tool от Altera.

Однако, применимость такой модели всё-таки вызывает сомнения, поскольку линейные стабилизаторы - системы второго порядка, а импульсные - вообще третьего. Это, в частности, означает, что реактивная нагрузка может создавать проблемы с устойчивостью стабилизатора, вызывая пульсации на выходе. Вероятно, чтобы эта модель была справедлива, используется какое-то предположение, но какое именно, мне пока не понятно :(

Ещё там же есть экселевская таблица, очень похожая на PDN Tool: http://www.sigcon.com/Pubs/news/6_02.htm, и ещё много полезных заметок.

 

Джонсон действительно не рекомендует использовать блокировочные конденсаторы разных номиналов, если они в одинаковом корпусе, поскольку паразитная индуктивность у них всё равно одинакова. Но это заметка 97 года. У Altera в документах ранее 2001 года тоже предлагаются более простые подходы, а в заметках к более современным продуктам идёт отсылка к PDN Tool с её подходом.

Возможно, дело в том, что напряжения питания ядра существенно уменьшились, а требования к их точности и потребляемые токи - возрасли. Возрасли и рабочие частоты. И в результате то, чего раньше хватало, сейчас оказывается недостаточно.

 

HFSSLer,

вот я как раз не могу понять, почему Altera в своём инструменте требуют, чтобы импеданс системы распределения питания на всех частотах был ниже заданной фиксированной величины? Ведь спектральная плотность мощности единичного скачка пропорциональна 1/f, значит и требования должны снижаться по мере роста частоты.

 

Ещё непонятки с оценкой энергопотребления.

Хотелось бы, чтобы система питания не ограничивала возможностей FPGA. Но ведь и весь ресурс её целиком использовать тоже невозможно. Кроме того, только часть элементов будет работать на рабочей частоте, а все остальные - на меньших. Какую загрузку можно считать реалистично-максимальной?

PowerPlay Early Power Estimator при максимальной загрузке ресурсов показывает VCCINT ток ~1.4А. А на китах Terasic у таких же FPGA стоят 600 мА стабилизаторы...

Почему этот вопрос так важен? Потребляемый ток в итоге влияет на количество конденсаторов и их номиналы, а также ограничивает выбор стабилизатора. Если на 600 мА есть много интересных легкодоступных вариантов, то с 1.4А не всё так хорошо.

 

Для тех, кто тоже будет заниматься этой задачей, добавлю сюда список документов Альтеры, в которых что-либо есть по этому поводу.

1. Cyclone IV Device Family Pin Connection Guidelines (2011)
2. AN75 High-Speed Board Designs (11.2001)
3. AN574 Printed Circuit Board (PCB) Power Delivery Network (PDN) Design Methodology (05.2009)
4. AN592 Cyclone IV Design Guidelines (03.2012)
5. AN224 High-Speed Board Layout Guidelines (08.2009)
6. AN315 Guidelines for Designing High-Speed FPGA PCBs (02.2004)
7. Power Supply Integrity (даты нет, но упоминается Stratix II)
8. Power Distribution Network Design Tool
9. Board Design Resource Center

[HFSSL 0]

HFSSLer,

вот я как раз не могу понять, почему Altera в своём инструменте требуют, чтобы импеданс системы распределения питания на всех частотах был ниже заданной фиксированной величины? Ведь спектральная плотность мощности единичного скачка пропорциональна 1/f, значит и требования должны снижаться по мере роста частоты.

 

 

Как я понимаю при синхронном дизайне в КМОП в основном пачки периодических коротких токовых бросков при переключениях с длительностью порядка долей нс, поэтому никакие не 1/f, а огибающая sinc с первым нулем в районе ГГц и достаточно равномерным линейчатым спектром до сотен МГц. А вниз этот спектр опускается из-за большого периода пачек. Альтеровцы свои практические рекомендации раньше обосновывали подробно, сейчас уже поубирали статьи. Ну вот хоть в Гугле есть Modelling FPGA current waveform and spectrum and PDN noise estimation. Буржуи ничего лишнего не делают, во все корпуса Стратиксов больше десятка кондюков разных номиналов напихали. В Циклонах этого нет, как я понимаю из-за дешивизны в основном, и вся ответственность на разработчике. Конечно элемент перебдения есть, но ведь достаточно одного сбоя и система не работает.

Изменено 10 марта, 2012 пользователем HFSSLer

[Pathfinder 0]

В процессе возни с PDN Design Tool выяснились несколько интересных моментов.

1. Feffective для VCCINT EP4CE22E22 (корпус E144) ~36 MHz и слабо зависит от "Low/High Spreading". Означает ли это, что на более высоких частотах необходимая развязка обеспечена внутри микросхемы? Если да, то почему нельзя было указать эту частоту сразу напрямую? И зачем вообще смешивать два понятия в одной величине: частоту, выше которой внешняя развязка не требуется, и частоту, выше которой её не позволяет обеспечить конструкция платы? Кстати, для VCCD_PLL и VCCIO эта частота ~70 MHz.
2. Ёмкость, образованная слоями VCCINT/GND, создаёт резонансный пик импеданса на частотах порядка сотен МГц, при этом улучшение вблизи Feffective очень мало. Таким образом, специально уменьшать расстояние между этими слоями и увеличивать площадь их перекрытия имеет смысл только если требуется снижение индуктивности.
3. ESL импульсного стабилизатора SC189 (довольно типичный по Load Transient Response) раз в 40 превышает значение, которое указано как типичное в PDN Tool. Из-за этого на частотах порядка сотен kHz возникает резонансный пик импеданса, который удаётся задавить только конденсаторами большой ёмкости (~470 uF). Но, во-первых, в стартер китах таких больших конденсаторов нет, а во-вторых, многие такие стабилизаторы не допускают нагрузку на большую ёмкость. Может, ESL нужно как-то по-другому оценивать?
4. В цепи VCCINT по конденсатору 0.1 uF у каждой ноги обеспечивают хорошую развязку на частотах от ~3 MHz до Feffective, увеличение или уменьшение их ёмкости всё только портит.

   Ниже ~3 MHz проблемы связаны с предыдущим пунктом.

5. Не понятно, можно ли учесть влияние ферритовой бусины в цепи питания VCCD_PLL. Вблизи Feffective она должна оказывать заметное влияние.
6. PDN Tool не учитывает влияние на ёмкость керамических конденсаторов постоянного напряжения и технологического разброса параметров компонентов.

Что касается спектра импульсов тока, то он в любом случае убывает по мере роста частоты, и непонятно, почему целевой импеданс от неё не зависит.

Хотя явно это и не написано, но, судя по документации, величина этого импеданса получена в предположении, что пульсации представляют собой гармоническое колебание с амплитудой, равной половине максимального потребляемого тока (для VCCINT). Такая ситуация, наверно, настолько же вероятна, как и использование 100% ресурсов логики на максимальной частоте переключения...

 

Кстати, вот тут есть про экспериментальную проверку потребления FPGA: http://www.chipovod.ru/plis/potreblyaemaya...ga-eksperiment/

[Pathfinder 0]

Вот здесь: Linear AN104 - Load Transient Response Testing for Voltage Regulators приведена зависимость выходного импеданса LDO от частоты (рисунок 15). Что интересно:

1. Ниже 400 кГц выходной импеданс практически нулевой, а выше резко возрастает. Получается, что ниже 400 кГц стабилизатор нельзя аппроксимировать как ESL+ESR, но и PDN Design Tool в этом диапзоне частот использовать не требуется - стабилизатор всё отрабатывает.
2. В переходной области 400 кГц - 1 МГц зависимость от частоты сложная и её тоже нельзя аппроксимировать комбинацией ESL+ESR.
3. В области выше 1 МГц всё хорошо, зависимость явно индуктивная.

Вероятно, для импульсных стабилизаторов будет что-то похожее.

Отсюда напрашивается такой подход: использовать PDN Design Tool выше 400 кГц, не учитывая влияние стабилизатора, считая его выходной импеданс на меньших частотах достаточно низким. Но здесь одна проблема (определение ESL стабилизатора) заменяется другой - определением частоты среза. Насколько точно можно её определить по Load Transient Response?

[Pathfinder 0]

Добавлю сюда ссылки на похожие темы:

http://electronix.ru/forum/index.php?showtopic=101046

http://electronix.ru/forum/index.php?showtopic=98934

 

И, кстати, ещё один непонятный момент, связанный с необходимой точностью напряжения.

Согласно документации напряжение VCCINT должно находиться в пределах (1.2±0.05)V, то есть ±4.2%. Но в то же время в PDN Design Tool для этой цепи задан диапазон пульсаций ±5%. Этот диапазон не только не обеспечивает запаса на собственную погрешность стабилизатора, но вообще выходит за пределы рабочего диапазона напряжений. Означает ли это, что Альтера указывает диапазон напряжения питания, который не включает пульсации, обусловленные дребезгом земли?

[ig_f 0]

Доброго времени суток!

Тема немного запылилась, но хотелось бы узнать к каким выводам пришел автор.

Тоже ковыряю PDN tool. Очень интересует вопрос, как быть с импульсным источником питания? Ведь набор развязывающих конденсаторов по сути меняет емкость выходного фильтра, соответственно изменяются параметры контура обратной связи... Как учитывать выходной фильтр в PDN tool? Была мысль игнорировать источник в PDN tool и обеспечивать развязку конденсаторами от частот на которых фильтр имеет импеданс выше целевого(то есть практически немного выше резонансной частоты), но опять таки остается нерешенной проблема - нагрузка конденсаторами меняет характеристики фильтра.

 

[Pathfinder 0]

Только сейчас увидел ваше сообщение.

Если ещё актуально, попробую ответить, правда, от этой задачи я отошёл достаточно давно, и какие-то детали мог забыть.

Если у вас будет, что добавить из своего опыта, напишите, пожалуйста, в эту тему.

 

О том, что касается предполагаемого максимального тока: понятно, что проектировать на самый худший случай нерационально,

нужно выбрать какое-то меньшее значение с учётом других проектных решений. Например, можно выбрать наиболее удобный

стабилизатор (к примеру, Semtech SC202A очень хорош). При этом каждый новый релиз прошивки должен тестироваться на

предмет того, не превышает ли потребляемый ток максимальный расчётный. При превышении потребуется перепроектирование

устройства. Чем больше расчётный максимальный ток, тем выше вероятность успешной работы любой прошивки, но и выше

оверхед на конденсаторы и стабилизаторы. Для удобства измерений можно на входе стабилизатора поставить резистор 0.1 Ом.

 

По поводу сопряжения стабилизатора с цепями развязки. Я поступал так, как писал выше, но это очень уж грубый подход,

думаю, можно придумать что-то получше.