Vadim_nsk
-
Постов
226 -
Зарегистрирован
-
Посещение
Весь контент Vadim_nsk
-
Спасибо, скачал А как правильно указать параметры для запуска скрипта тикля? ну, не нужен мне проект с таким путём Он потом ругаться будет, что не нашел исходники, а ищет он их по относительным путям. Конечно же их нет там, где он создает проект.
-
Подскажите пожалуйста как этому товарищу по имени VIVADO указать параметры? Он вроде бы подсказку выводит даже: puts "$script_file -tclargs \[--project_name <name>\]" Но и так не получается Как это правильно написать? Имя проекта задать "temp", а в качестве текущего каталога указать ".". Просто он мне выдает ошибку, что не может найти файл, показывая путь в домашнюю директорию. Хотя это возможно из-за: # set_property -name "board_part_repo_paths" -value "/home/Xilinx/vivado-boards-master" -objects $obj WARNING: [Board 49-91] Board repository path '/home/Xilinx/vivado-boards-master' does not exist, it will not be used to search board files. В самом скрипте я подменил ему название платы и чипа (на ту, что вивада позволяет мне выбрать): create_project ${_xil_proj_name_} ./project/${_xil_proj_name_} -part xc7z020clg484-1 -force set obj [current_project] set_property -name "board_part" -value "EM.AVNET.COM:ZED:PART0:1.4" -objects $obj но вот далее идет: set_property -name "board_part_repo_paths" -value "/home/Xilinx/vivado-boards-master" -objects $obj по идее, раз плата указана имеющаяся у меня в системе, она то должна быть описана. В общем, не понятно пока, как это работает.
-
Удалось кому-нибудь собрать библиотеку симуляции на VHDL под ActiveHDL. Делаю как описано в: https://www.aldec.com/en/support/resources/documentation/articles/2189 Когда указываю VERILOG-файлы, все собирается, но тогда из VHDL не видны примитивы. Вернее, rPLL почему-то видится, а вот что-то посложнее, вроде FIFO_SC уже не могу подключить, полагая, что такой примитив недоступен для симуляции. Не знаю куда он выливает логи, но ругается примерно так: Ни одного файла на VHDL не удалось добавить в библиотеку... :-( Для rPLL добавил сам файл библиотеки в проект, но для FIFO_SC это не срабатывает Содержание синтезированного файла FIFO_SC.vhd довольно странное для меня, но ничего другого я не вижу: Как симулировать простой проект в ActiveHDL не знаю. А как сделать <code><> в сообщении сжимаемый, чтобы не был таким огромным?
-
Снова проблема... Сгенерировал свой ip, все оставил по умолчанию, даже название "myip". Генерируется битстрим, делается экспорт платформы. Но Vitis IDE в упор не видит xparameters.h. Я полагаю, что именно из-за myip, т.к. когда я его удаляю из BD, то все собирается, генерируется на выходе ELF. При этом, он не ругается на содержимое заголовочного файла, а пишет, что не может его найти, хотя он находится в BSP (не знаю как это в новых терминах называется). Захожу в testperiph.c, жму на #include "xparameters.h" и среда в него заходит, т.е. он есть и она его "видит", но: Чтобы зря не тратить ваше время на гадания, сразу приложу архив проекта. Может глянете, у кого есть время? https://drive.google.com/file/d/1o4zL8GqBPubgvcgljmpcYFZbnmoiGITc/view?usp=sharing
-
Живое общение творит чудеса. Во-первых, ELF у меня не попадал в симуляцию, т.к. я его просто добавлял в проект, а надо указать в: на фоне видна времянка работы AXI-шины, т.е. работает пример тестирования периферии. Ну и вишенка на торте. copy-past в действии, в приведенном ранее тестбенче глупейшая ошибка, не заменено имя компонента, для которого описывается архитектура тестбенча. И вот вроде бы куча примеров создания проекта, но то ли часть скринов отсутствует ввиду их очевидности, то ли так разнятся версии VIVADO, но делал все по этим примерам, а результат получал отличный от приводимого...
-
Добавил файл с таким содержанием: library ieee; use ieee.std_logic_1164.all; library unisim; use unisim.vcomponents.all; library work; use work.mb_design_wrapper; entity MB_design_TB is end MB_design_TB; architecture TB_behav_arch of mb_design_wrapper is component mb_design_wrapper is port(clk_100MHz : in std_logic ); end component mb_design_wrapper; signal clk_100MHz : std_logic := '0'; begin mb_design_wrp_i : mb_design_wrapper port map(clk_100MHz => clk_100MHz); clk_100MHz <= not clk_100MHz after 5 ns; end TB_behav_arch; Пока файл был пустым, он был в списке. А сейчас исчез. При повторном добавлении пишет, что файл с таким именем уже есть. Добавлял как файл симуляции. Если добавляю новый пустой файл (test.vhd), он снова появляется в списке файлов. внизу сообщение, что файл уже есть, пропущено добавление... Кто как тестбенч создает в этой дружелюбной среде? Этот товарищ игнорировал мои старания по описанию генерирования клока и снова запустил свое нечто:
-
А у меня одного VIVADO так дико тупит при открытии design_wrapper.vhd? Ну, реально, по 20 минут висит. То ли она анализатором кода там шарит. Когда свой компонент правил, тоже такое было, но там я тупо открывал данный файл в notepad++ и правил. И еще. Как правильно создавать testbench для design_wrapper.vhd ? Ну, я пока планирую только клок загенерить. Симуляция запускается, я уже проверил. Я привык к халяве в виде ActiveHDL, где на файле правой кнопкой и "create Testbench". И вуаля... Просто тут он же сам эту обертку генерирует из BD. Не грохнул бы мне мои труды ненароком. Заменил ему штатный редактор на notepad++, теперь эта красава видит с другим окошком: Издевается, не? Файл пустой, длина 0. Доступен для чтения и записи... С VIVADO 2019 была та же история
-
Полезная статья для ничего не понимающих, но нуждающихся в результате: https://blog.csdn.net/yihuajack/article/details/120714268 Осталась еще одна ошибка, но я пока не понял на что она влияет: Вроде требует что-то указать для AXI-шины, но что бы я ни указывал, он ругается, что это не то. А в таком виде экспорт железа получился, а значок ошибки ни на что пока не влияет. А не работало вот что: Блин, но мне самому ни за что бы в голову не пришло, что сюда надо зайти и поставить крыжик. Во всех инструкциях этого этапа нет, как нет и ручного прописывания констрейна пинов.
-
Да, нет, просто я сообщение по клоку писал, его могли прочитать. Глупость я в нем сморозил. А удалить сообщение нельзя. Вот я и поправил его таким вот образом. Проблема никуда не делась. Создал новый проект с чистого листа, убрал reset отовсюду на первом этапе, оставил только клок: После синтеза описал пин клока: set_property IOSTANDARD LVCMOS18 [get_ports clk_100MHz] set_property PACKAGE_PIN U14 [get_ports clk_100MHz] Синтез и имплементация прошли. Далее делаю экспорт железа для Vitis: Сейчас буду читать вчерашние рекомендации по ссылкам, вчера не успел. На всякий случай, мой последний проект: https://drive.google.com/file/d/1fueIoB_GTj3uEVPW-TIMy5oIwDPcCLqD/view?usp=sharing
