Flip-fl0p

Там же есть режим phase aligned mode. Не помню как у альтеры этот функционал называется. source synchronous compensation mode вроде. Или что-то типа того.

Вы просто не умеете готовить VHDL)))

Ну либо МК умеет прошивать конфигурационную память ПЛИС.

Тот-же xilinx рекомендует объявить RAM к shared variable. Ну или в одном процессе все написать. Сейчас у вас невалидная конструкция. У одного сигнала два драйвера.

Ответ тот-же. Никак. Вы либо придумываете способ калибровки входного потока под необходимый центр данных, используя всякие динамические задержки и сдвиги клоков на PLL. Нет констрейнов, которые двигают клок или данные. Констрейны нужны для того, чтобы временной анализ мог осуществить этот самый анализ.

В случае PSRAM я просто эти выводы объявил на топовом уровне. Правда я и контроллер от GOWIN пользовал. Но сдается мне, контроллер не обязательная штука.

А самописный SDRAM не работает ? Этих контроллеров в сети - навалом.

Тогда нельзя однозначно говорить что работа в симуляторе модели памяти будет соответствовать работе памяти в реально железке. Ибо китайцы могли навертеть что угодно. Я например вообще не смог заставить работать на симуляции PSRAM. Я вот указал на то, что явно мне не понравилось, поскольку имею опыт написания собственного SDRAM контроллера для памяти (для чипов Altera). И меня удивило несоответствие того, как ядро контроллера памяти настроило mode_register. Может для встроенной памяти - это норм. Я не знаю. Но мне кажется все-же китайцы взяли кристалл памяти и просто прилепили его рядом с кристаллом FPGA.

Вижу какую-то хрень на самом деле. Вы настроили память на BL = 1. Т.е за одну команду вы записываете только одно слово. (одна команда записи на одно слово) А подкидываете целую кучу данных. Явное несоответствие настроек памяти и работы с ней. Вы на саму память даташит читали ?

В GAO Состояние DQM какое ? Как инициализирована SDRAM ? Точно ли у вас двунаправленный буффер правильно подключен.

А вас не смущает частота 160 Мгц ?

У вас куча Variable в процессе. Я уверен на 99,9% что проблема в этом. Ибо variable /= signal. Variable надо уметь применять ещё )))

Можно сиюту

Версия вивады сильно не важна. Я работаю с 2020.2

Ну да. Наверное. )) Так тогда все просто. Чтобы работал PSRAM неоходимо вкорячить в проект ядро контроллера PSRAM. Оно требует на вход частоты , а на выходе формируют входную частоту, поделенную на 2. Это все прекрасно задается констрейнами. И нет необходимости в этом контроллере. Фишка с Vivado, что она не тайминги проверяет, а она умеет проверять междоменные переходы и подсвечивать если они выполнены некорректно. Эти констрейны, которые я привел, Vivado сгенерировала автоматически для конкретного FIFO. Я тут не приложил никаких усилий) В случае GOWIN мы не знаем внутреннюю структуру FIFO (она от нас скрыта) и не можем наложить аналогичные ограничения. Более того, от сборки к сборке названия путей в FIFO меняются, и мы не можем наложить ограничения на конкретные пути, поскольку в следующей итерации сборки они могут стать другими.