demon3200

В состав Modelsim Starter Edition действительно входят библиотеки Altera, но их все равно нужно указать явно. Надо добавить в проект симуляции нужные библиотеки через меню Simulation Properties -> Libraries.

Пожалуйста https://yadi.sk/d/NzyrUsuMwfCr7

Да, хотелось бы получить что-то подобное, но только для CMOS-уровней. Но, видимо, так нельзя. Спасибо за ответы, попробую как-нибудь выкрутиться.

Вопрос в том, можно ли как-нибудь задействовать сразу оба порта PLL с реализацией сдвига между тактами? И если можно, то как? Объясню подробнее. В PLL формируется некоторая частота. С пина PLL C0 эта частота поступает на порт PLL_CLKOUTp. Все отлично, Quartus дает добро. Мне нужно сделать так, чтобы через порт PLL_CLKOUTn шла та же самая частота, но только проинвертированная. Можно конечно сделать в самом PLL две нужные частоты и вывести их на обычные I/O, с большим джиттером. Но от этих клоков будет работать АЦП, что скажется на его выходных данных.

Для указанного чипа нужно вывести наружу два клока со сдвигом 180 град. Клоки идут на АЦП, поэтому желательно использовать спец. выводы PLL для уменьшения джиттера. В документации на чип указано следующее: Each pin of a differential output pair is 180° out of phase. The Quartus II software places the NOT gate in your design into the I/O element to implement 180° phase with respect to the other pin in the pair. The clock output pin pairs support the same I/O standards as standard output pins (in the top and bottom banks) as well as LVDS, LVPECL, differential HSTL, and differential SSTL. Собственно вопрос: можно ли использовать пины PLL#_CLKOUTp и PLL#_CLKOUTn для вывода описанных выше клоков без задействования дифф. стандартов? Или же пин PLL#_CLKOUTn можно использовать только при включении одного из оных?

Починилось! У меня в проекте один из тактов идет сразу на пин, а второй используется внутри самой FPGA. При этом указанный пин называется CLK_SDRAM, и он соединен с соответствующим выходом pll сплошным проводником. А второй такт заводится на несколько разных модулей, потому тактовая цепь выполнена разорванной, с именованием каждого ее участка. Ну, такой техникой, я думаю, все пользуются. Дело в том, что вторая цепь называется также CLK_SDRAM. При генерировании verilog-файла top-level-схемы оба такта стали одной цепью, отсюда и появился такой эффект. Я недосмотрел, и Моделсим при компиляции не выдал предупреждений, что у одной и той же wire два источника. Досадная ошибка.

Тестбенч писал сам, pll - с помощью визарда

В проекте на базе FPGA Cyclone III используется pll, которая на выходе должна давать два одинаковых такта, но сдвинутых друг относительно друга на определенный угол. Частоты тактовых сигналов 130 МГц. Угол сдвига, к примеру, поставим 9 градусов, что на частоте 130 МГц составит 0,192 нс. Вход pll - 100 МГц. При функциональном моделировании в ModelSim на выходе pll вот такая картина: Такое впечатление, что на каждый выход pll подаются обе частоты сразу, и когда логические уровни тактов отличаются, возникает состояние "x". В чем может быть проблема?

У нас эта перемычка на SDA закладывалась сразу при проектировании платы. С адресом тоже способ интересный, возможно, что при отсутствии заранее предусмотренного джампера на SDA это было бы лучшим вариантом.

Мы для таких случаев специально делали перемычку на линии SDA, и не к земле, а разрывали саму SDA между EEPROM и контроллером. Сколько раз эта перемычка выручала. Может быть, если просто притянуть к земле, контроллер воспринимает это как неготовность EEPROM и намертво зависает ожидании. Он выставляет на линию 1, а там всегда 0. Как только вы убираете перемычку, он это дело тут же прочухивает и загружает битую прошивку. Попробуйте разорвать саму линию SDA, если это возможно, должно гарантированно сработать.

Т.е. при изменениях какого-либо файла в проекте он их сохраняет в копию файла в папку output_files? При этом в проекте остается подключенной старая версия? Весело. У меня тоже сейчас стоит Quartus 15.1, однако пока с таким не сталкивался. Это проявляется случайным образом?

Да, оказывается так оно и было. При запуске от имени администратора все заработало. Был такой файл, однако теперь, при запуске под админом, в той-же папке появились и другие файлы: quartus_web_rules_file.txt, а также несколько файлов bmp. До этого был один только quartus2.qreg

Скачал и установил Quartus Prime v16.0 (Lite Edition). Однако, после каждого нового запуска слетают настройки в дефолтное состояние. Также, соответственно, неактивны пункты меню File: Recent Files и Recent Projects. Каждый раз приходится открывать проект через меню Open и заново менять настройки ПО. В чем может быть проблема? Может где-то галочку поставить надо? Сам я не нашел.

Все правильно - 4 А нужно только в пусковом режиме. В установившемся режиме ток будет определяться нагрузкой на двигатель, независимо от напряжения. Только надо, чтобы Ваш преобразователь мог дать повышенный пиковый ток для старта, и при этом не сгорел.

Не могу сказать, я всегда задавал сигналы вручную в тестбенче.

У Вас в проекте отсутствует тестбенч. Вот здесь можно почитать, как его создавать и привязывать к проекту. Если все сделать правильно, ModelSim будет запускаться из Quartus'а. Кроме того, в тестбенче нужно прописать поведение внешних сигналов. Конкретно в Вашем случае - задать входную тактовую частоту pll. Почитать об этом можно здесь. Правда, пример на Verilog'е, но при желании можно найти и на VHDL.

Можете выложить проект?

Можно использовать все, что хотите. Главное, чтобы на выходе была величина, пропорциональная току. Нет, я так не хочу сказать. Сможете получить токи обмоток через токи в ключах - пожалуйста.

Через датчик тока. Нужно измерять ток в обмотке, а не на ключе. Советую все таки начать с электропривода постоянного тока. Там попроще будет для понимания.

У Вас в обмотке ток падает до нуля? А какой период ШИМ?

Это где Вы видели такую форму тока при ШИМ? Да еще в трехфазной обмотке статора?

Вот с этого места поподробнее, где там ШИМ и зачем нужно среднее значение тока?

Датчиком тока. Зачем Вам интегрировать ток? Вот тут вообще непонятно, что имелось ввиду. Складывается впечатление, что у Вас нет системных знаний по поднятой Вами теме, и Вы оперируете различными терминами без понимания их сути и взаимосвязи между собой. В такой ситуации сложно советовать что-то конкретное.

При увеличении нагрузки сначала падает скорость, т.к. угловое ускорение прямо пропорционально динамическому моменту, а он у нас отрицательный (см. уравнение движения вращающегося тела). Соответственно, увеличивается разность между заданием на скорость, и реальной скоростью (см. картинку выше). Получается, что контур скорости увеличивает задание на ток. Контур тока в свою очередь отрабатывает увеличением тока (и электромагнитного момента, соответственно) таким образом, чтобы вернуть просевшую скорость к прежней величине. Это если мы говорим о системе стабилизации. Конечно, теоретически можно обойтись и без контура тока, посчитав соответствующий регулятор скорости. Но фокус в том, что для обеспечения заданных параметров регулирования у вас получится физически не реализуемый регулятор. Часто так оно и бывает. Контур тока как раз позволяет это обойти и добиться более высокого качества управления.